现代电子技术的发展对频率源提出了越来越高的要求，性能卓越的频率合成器成为现代军事、通信及现代测量的“心脏”部件。本文在此基础上完成高频谱纯度、快速捷变频的C波段频率合成器。为某工程机提供本振源。本课题频率合成器主要有三方面的内容：（１）DDS模块与后级激励PLL倍频模块；（２）微波PLL本振模块；（３）频率合成器中心控制模块。本文首先采用严格数学方法对直接数字频率合成（DDS）技术及其杂散频谱进行了深入研究，给出了其杂散分布规律及低杂散设计方法。其次对锁相环进行了理论分析，重点分析其相位噪声模型及关键的环路滤波器的设计。再次创新性地揭示DDS激励PLL的频率合成系统噪声特性及一些工程应用问题。最后具体的给出了频率合成器的电路设计与实现过程，通过测试结果与理论进行验证。本文的主要贡献与创新点为：（１）采用严格的数学方法，给出了DDS的杂散频谱分布规律及低杂散设计方法，为工程应用提供理论支持。（２）优化设计微波PLL环路参数，解决环路一些性能矛盾的折衷。（３）创新的分析了DDS激励PLL系统的工作性能。给出了一些定性的公式与结论。本文的研究是结合中电集团电子10所的科研项目进行的，所取得的结果已经应用在该项目中，并符合指标要求。