在现今的半导体行业,线宽尺寸越来越小,工艺偏差越来越大,电源电压越来越低,这些都给模拟电路设计带来了很大的困难。锁相环是一般电路系统都需要的,它提供的时钟的精确性对于整个系统的性能都有很大的影响。现在的趋势就是利用数字电路的一些优点来对模拟电路做一些补偿。其中自校准就是比较流行的一种方法,它现在被广泛的利用在PLL,ADC等模拟电路中。本文主要介绍了一种自校准锁相环的设计方法,电路实现,算法流程，以及测试结果。自校准锁相环的目的是通过自校准电路来自动调振荡器的子带,通过自动检测的方法来的到最优化的振荡器增益,从而改善锁相环的抖动和相位噪音。自校准有很多实现方法,本文提出了一种可以与工艺,温度和电源电压无关的算法流程,通过自校准部分的自动检测和自动调整得到最优化的子带。同时,结构中减少了基准电压源,等于减少了部分面积和功耗。在文章的最后给出了本锁相环的测试结果。该锁相环的设计难点是在用最简单的算法流程来达到最优化的性能和环路滤波器的参数设定,以及性能优秀的振荡器的设计。锁相环是一个闭环的系统,想要输出端的性能达到要求,系统内部每个模块的设计都很重要,另外数字电路和模拟电路放在一个电路里,版图的实现也是很重要的。通过自校准,电路可以自动调整时钟的准确性,受到PVT的影响也会减低,对于在小线宽,高集成的情况下达到性能要求有很大的帮助。本设计使用中心国际的0.13um逻辑工艺进行了流片,经过测试,结果可以达到设计目标,rms jitter在10ps之内,phase noise在1M处可以达到—131dB。