存储器是目前数字系统中的关键部件之一,DDR SDRAM(Double Data RateSDRAM,双倍数据率同步动态随机存储器)以其大容量、高速率和良好的兼容性在许多领域得到了相当广泛的应用。本文对DDR SDRAM及其控制器的结构、接口和时序进行了深入研究与分析,得出一些DDR SDRAM控制器的关键技术特性,然后基于Altera公司的FPGA,利用IP核设计实现了DDR存储控制器,并用模拟软件对其功能进行了模拟。TOE(TCP Offload Engine,即TCP卸载引擎,由硬件实现部分或全部TCP处理)网卡是具有TCP加速功能的网卡,在分析TOE加速处理芯片结构的基础上,通过DDR控制器的应用将DDR存储器变成网卡上的高速数据缓冲区,并通过高效的接口仲裁器设计,解决了TOE网卡上TCP预处理、TCP后处理和IP处理三个子模块按照一种公平的调度策略访问DDR存储器的问题。本文重点讨论了仲裁器的设计过程和实现方法,并且分别对DDR控制器和仲裁器进行了性能分析,得出了几个影响其性能的重要参数和一些有价值的结论。本文最后还对DDR存储器应用所涉及到的工程化问题进行研究,深入分析了PCB设计中DDR SDRAM的电气特性及存储控制器和DIMM(Dual In-line MemoryModule,双列直插式存储器模块)条的布局布线问题,另外也进行了相关功耗的计算和信号时序容限的计算。