【摘 要】
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在计算负荷较小时,现代处理器会为了减少功耗而降低工作电压。但由于工艺波动、电压和温度（Process Voltage Temperature,PVT）的影响,静态随机访问存储器（Static Random Access Memory,SRAM）在工作电压降至近阈值附近时的访问时序失效问题变得较为严重,导致主要部件为静态随机访问存储器的高速缓存性能也随之下降,使其成为系统性能的瓶颈。与前期研究仅仅在
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在计算负荷较小时,现代处理器会为了减少功耗而降低工作电压。但由于工艺波动、电压和温度（Process Voltage Temperature,PVT）的影响,静态随机访问存储器（Static Random Access Memory,SRAM）在工作电压降至近阈值附近时的访问时序失效问题变得较为严重,导致主要部件为静态随机访问存储器的高速缓存性能也随之下降,使其成为系统性能的瓶颈。与前期研究仅仅在Gem5环境中搭建验证环境不同,本文将基于交换位线采样静态随机访问存储器（Crossing Sensing SRAM,CS-SRAM）的重映射和重用感知时序推测性高速缓存（Remapping and Reuse-aware timing Speculation Cache,RRS Cache）在一款真实的RISC-V处理器中进行了RTL实现,并进行了验证,主要工作包括:修改PULP平台原有高速缓存的结构、映射方式和替换策略等,将RRS-Cache集成到PULP平台的RISC-V处理器中,并通过仿真验证了高速缓存系统的功能正确性。本文集成的RRS Cache和PULP中原有的Cache都基于TSMC 28纳米工艺库进行综合后进行比较。分析综合后的网表得出,本文设计的4k B指令高速缓存在0.6V 25℃的工作条件下比起PULP原生的4k B指令高速缓存,面积降低了88%,单次访问的能耗降低了41%,命中延迟下降了21%。采用了百万条指令每秒与面积、能耗的比值（MIPSArea Energy,MAE）的品质因数评价整体系统的架构,MAE的品质因数提高了160%。
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