论文部分内容阅读
铁电随机读写存储器(FeRAM)由于具有非挥发性、低功耗、高读写次数、高存取速度、高密度存储、抗辐射、与集成电路(IC)工艺兼容等突出优点，而被公认为下一代最具潜力的存储器之一，在计算机、航空航天和国防等领域具有广阔的应用前景。作为FeRAM中的一种，由铁电场效应晶体管(FeFET)作为存储单元的铁电存储器除了具有FeRAM的优点以外，还具有结构简单、非破坏性读出、遵循集成电路比例缩小原则的优点，是一种理想的存储器，代表着未来通用存储器的发展方向。因此，本文以FeFET为研究对象，首先对无铅铁电薄膜及其存储器的研究进展进行了评述，主要讨论了：(1)铁电薄膜材料的制备方法、基本物理特性及性能表征；(2)铁电存储器的发展历史和现状；(3)FeFET的工作原理及可靠性问题：疲劳、印记失效、保持性能损失。在此基础上，利用实验、理论建模与分析、数值模拟和集成电路设计等方法，研究了MF(M)IS结构铁电薄膜场效应晶体管的制备及性能表征。主要内容和结果如下：
1．用分子束外延的方法(MBE)制备了厚度为10nm～40nm的Y2O3绝缘层薄膜、用射频磁控溅射的方法(RF magnetron sputtering)制备了厚度为20nm～110nm的CeO2绝缘层薄膜，采用Al/Y2O3/p-Si(100)/A1和Au/CeO2/n-Si(100)/Au两种电容结构对Y2O3和CeO2薄膜在不同退火温度下的微观结构、介电常数、捕获电荷密度、电容-电压特性(C-V)和电流-电压特性(I-V)等电学性能进行了分析测试。制备出来的Y2O3绝缘层薄膜(as-deposited)是非晶型的，经过退火处理后从非晶型向多晶型转变；而CeO2薄膜一开始就是多晶型的，晶粒大小为20nm至41nm。随着退火温度的上升，各衍射峰和拉曼峰都逐渐增强，绝缘层薄膜变得越来越致密、平整，晶粒的尺寸也逐渐增大。Y2O3和CeO2绝缘层薄膜的介电常数随着退火温度的上升而下降。Y2O3薄膜的氧化层捕获电荷密度(Qot)随退火温度增加而减少；而CeO2薄膜的氧化层捕获电荷密度和界面捕获电荷密度(Qit)随退火温度的增加而增加，与我们希望通过退火来尽可能降低各种捕获电荷密度的预期不一致。捕获电荷密度的增加除了与原材料、制备工艺有关外，也可能是CeO2薄膜内部的应力所致。漏电流可能是多种机制共同作用的结果，其大小与绝缘层薄膜的形貌、沉积方法及后退火条件密切有关。当退火温度增加时，漏电流变得越来越小。在退火的过程中，绝缘层薄膜变得致密、界面氧化层的生长是造成漏电流密度随退火温度的增加而降低的主要原因。
2．采用化学溶液沉积法(CSD)对钛酸铋BIT铁电薄膜进行掺杂改性研究，掺入稀土离子Yb3+、Dy3+和Nd3+/V5+在Pt/Ti/SiO2/Si基片上分别制备出Bi4-xYbxTi3O12(BYT)、Bi4-x DyxTi3O12(BDT)和(Bi4-yNdy)(Ti3-xVx)O12(BNTV)薄膜。
探索了不同的化学配比、退火温度、退火气氛等条件对铁电薄膜的电滞回线(P-E)、电流-电压特性(I-V)、电容-电压特性(C-V)、抗疲劳性和电滞回线-频率依赖关系等性能的影响。实验表明，掺入稀土离子对铁电薄膜的性能有较大的改善：BYT薄膜的结晶度随着退火温度的提高而改善，700°C退火的BYT薄膜的剩余极化值最大，为32.1 μC/cm2@400kV/cm；Dy元素掺杂可以大大地提高BIT薄膜的剩余极化值，其中，Dy的成份x值为0.6的薄膜即Bi3.4Dy0.6Ti3O12薄膜具有最大的剩余极化(2Pr)值(2Pr=53.06μC/cm2)；退火气氛对薄膜的微观结构和铁电性能等都有很大的影响，并且氮气中退火可以大大降低BDT薄膜的结晶温度；BNTV薄膜的最佳退火温度可达800°C，相对于BNT薄膜有所提高，可见钒掺杂对铋元素的挥发有一定的抑制作用；实验中发现(Bi3.15Nd0.85)(Ti2.91V0.09)O12薄膜具有比BNT薄膜更低的漏电流（5.99×10-9A@3V）和更好的抗疲劳特性。因为BNTV薄膜中钒含量的变化会引起薄膜氧空位、空间电荷变化或发生晶格畸变，所以控制适量的钒掺杂可制备电学性能优良的BNTV薄膜。
3．通过对薄膜中偶极子的统计分布函数进行积分的方法，改进经典的Preisach模型，并修正由积分近似值引起的电滞回线的缺陷，用较少的参数仿真出的电滞回线拥有更饱满、平滑和对称的形状，与铋层钙钛矿铁电薄膜BLSF的实验结果相符。由于改进的模型具有历史电场效应，可以方便、准确地仿真薄膜的非饱和电滞回线，适用于铁电电容的小信号模拟。引入Furukawa提出的方法对我们改进的电滞回线模型数值求解电容率，得出电容率与电场的关系曲线，即蝴蝶回线。
所得的蝴蝶回线在零电场处的奇点比传统定义的(ε=dP/dE)要高，更接近实验真实曲线。因此改进模型可以精确、快速地仿真电滞回线和蝴蝶回线，对铁电存储器及铁电可调性器件的电路模拟和理论研究具有一定的应用价值。另外，基于上述改进的Preisach模型，通过扩展单界面层的模型，建立起双界面层模型来研究电滞回线的印记效应。将上下界面层的非对称电导率做为联系印记内在原因和外在现象的中间参量，能很好地解释电滞回线中矫顽场的增减、厚度尺寸与电滞回线偏移效应的依赖关系、电滞回线底部膨胀或紧缩的变形等各种印记失效行为。双界面层模型仿真出的电滞回线具有电场偏移、回线倾斜、矫顽场变化、形状改变等印记属性，可以很好地与实验观察结果相吻合。最后，通过模型的理论分析提出减小印记失效的可行性方法：形成互补的上下界面层使其具有反相相等的电导率。此双界面层印记模型的提出对洞察铁电薄膜的印记机制和减少印记失效具有重要的指导意义。
4．介绍了金属-铁电薄膜-绝缘层-半导体硅(MFIS)结构电容器的基本理论，重点分析了退极化场和栅漏电流对MFIS电容的保持性能的影响。为了得到好的保持性能，我们需要在铁电薄膜的选择(Pr<2μC/cm2)、绝缘层厚度(<20nm)、漏电流密度(<10-8A/cm2@5V)等方面进行综合考虑。制备了两种MFIS结构电容器(Pt/BNT/Y2O3/Si电容和Pt/BNTV/Y2O3/Si电容)，并对上述两种电容的电学性能(C-V、I-V、C-t)进行了测试和分析。(1)对于Pt/BNT/Y2O3/Si电容：C-V曲线呈现出顺时针方向的电滞回线；当绝缘层厚度从10nm增加到40nm时，存储窗口从2.63V下降到1.1V，且几乎不随电压扫描速率的改变而改变；漏电流密度随着绝缘层Y2O3厚度的增加而减少，在＋6V的电压下漏电流密度均小于7×10-9A/cm2；保持时间达到了13.6天。(2)对于Pt/BNTV/Y2O3/Si电容：C-V曲线呈现出顺时针方向的电滞回线；当V5+掺杂浓度从0.09减少到0.03时，存储窗口从2.0V增加到2.4V，且几乎不随电压扫描速率的改变而改变；正电压高达6V时所有样品的漏电流密度均小于7.3×10-9A/cm2，且漏电流密度随电压变化的依赖关系不强，V5+掺杂浓度x=0.06时漏电流密度最大(7.3×10-9A/cm2@6V)，x=0.09时漏电流密度最小(5.5×10-9A/cm2@6V)；保持时间达到了14.6天。结果表明，我们制备的两种MFIS结构可以应用于低电压、低功耗的MFIS-FeFET。
5．建立了金属-铁电薄膜-绝缘层-半导体硅(MFIS)和金属-铁电薄膜-金属-绝缘层-半导体硅(MFMIS)两种结构的铁电场效应晶体管的模型，用数值模拟的方法，详细分析了MFIS和MFMIS两种结构的铁电薄膜场效应晶体管的电滞回线、电容-电压关系、阈值电压、存储窗口、漏极电流等基本电学特性，讨论了铁电薄膜的饱和极化强度PS、剩余极化强度Pr、铁电薄膜和绝缘层厚度、硅衬底的掺杂浓度、铁电电容与绝缘层电容的面积比(IFAA)等因素对FeFET性能的影响，得到一些提高FeFET性能的设计规则及优化方法。采用0.25mμ的工艺，设计了一个电源电压VDD为2.5V、适用于2T-2C结构的电流灵敏放大器，用PSpice9.2软件进行电路仿真，并进行了版图设计，版图的面积大约为55λ×62λ(λ为最小线宽)。该灵敏放大器的信号延时仅为3ns，读出时间为43ns，周期为100ns，加上PL驱动信号产生、地址译码的时间，整个存储器的工作周期为120ns，灵敏度为133mV，工作频率为10MHz，得到了较好的结果，为今后设计适用于1T-1C和1T结构的灵敏放大器打下基础。最后对FeFET的制备工艺流程作了简要的描述，这也是今后即将要开展的工作和努力的方向。