随着硅CMOS集成电路工艺开始进入纳米级阶段,集成电路片上互连线的尺寸和距离不断减小,而片上系统和片上网络芯片所需要的时钟频率不断增加,由相邻互连线的耦合所引起的串扰噪声与互连线本征延时已成为决定互连电路性能与可靠性的关键因素。建立简单而有效地串扰噪声与延时解析模型,不仅能够为电路设计者提供参考,避免发生不必要的时序与逻辑错误,而且为高速集成电路自动化软件开发提供参考。本文结合纳米级工艺下互连线特性,对互连串扰噪声与延时的相关问题进入了深入的研究探讨。本论文首先从纳米级VLSI互连的基本参数及其工作机理出发,获得了纳米级工艺互连电阻、电容和电感的表达式。考虑互连参数的频率相关性和铜互连工艺与低K介质的引入对互连模型的影响。对于互连串扰耦合噪声,分析了串扰耦合机理,在Devgan串扰模型与Martin串扰模型的基础上,考虑了互连电感,建立了一个新的分布式RLC串扰噪声解析模型,与HSPICE的仿真比较验证模型的精确性。对于互连延时,介绍了传统的Elmore延时模型、改进的Elmore延时模型与传输线模型,针对插入缓冲器的时延优化技术的优缺点,基于拉格朗日乘数法,提出在互连延时满足目标延时的情况下,合理设计插入缓冲器的数目与尺寸,综合优化互连延时、功耗与硅片面积等各项参数的延时优化模型。最后,考虑串扰效应对互连延时的影响。对于容性串扰耦合,基于开关因子法,根据互连线间信号跳变方向的不同,将受扰线与施扰线之间的耦合电容乘以一个开关因子后做接地处理,通过开关因子的大小来体现串扰对互连延时的影响。对于感性串扰耦合,利用ABCD矩阵法,建立耦合互连线的电气方程,通过数学优化与Pade降阶技术,得出了RLC耦合互连系统中的延时表达式。