集成电路不断向着高集成度的方向发展,伴随器件尺寸的缩小,短沟道效应对器件性能的影响也日益严重,成为制约器件进一步小型化的主要因素。为了实现更好的电路性能,抑制短沟道效应,主要从材料,器件结构等方面着手研究,对普通的MOS器件加以改进。SOI MOSFET具有良好的抑制短沟道效应的能力,同时还具备功耗低,抗辐照性能好,无闩锁效应等优良的特点。目前集成电路已经发展到22nm的节点,使用SOI器件来制作电路比普通的体硅CMOS电路有更大的优势这使其成为集成电路发展中最具前景的器件结构之一。为了使SOI器件更好的适应超大规模集成电路设计的要求,获得更优良的短沟道器件性能,许多新型结构的SOI器件不断推出。如采用两种不同功函数材料作为栅极的异质栅器件,利用两个栅之间形成的阶梯电势分布,可减小漏端峰值电场,能有效抑制短沟道效应。而通过沟道工程,在沟道中近源端注入较高的杂质浓度,形成Halo结构,也可能降低漏端电场,使短沟道效应对器件的影响减弱。本文在简要介绍SOI技术和制备工艺的基础上,主要从模型和结构的角度,针对小尺寸SOI器件特性进行研究和分析。为了获得更准确的器件模型以适应电路设计的需要,在第三章中对异质栅单Halo沟道SOI器件提出了新的阈值电压模型,重点研究器件隐埋层中二维电势分布对器件性能的影响。基于泊松方程和拉普拉斯方程,根据电势分布连续性等边界条件,对硅膜和埋层中的电势分布求解。考虑隐埋层中二维电势分布的影响,分别求解沟道正背面阈值电压,并取两者中小值为最终器件阈值电压。新模型较好的展示了小尺寸器件各结构参数和器件阈值电压之间的关系,并通过使用Medici二维数值模拟软件对器件性能做了深入研究,验证了解析模型的准确性。研究和分析结果表明,小尺寸器件受埋层影响明显,埋层厚度越大,器件受短沟道效应和漏致势垒变低效应(DIBL)而出现的性能下降也越明显。另外,硅膜厚度以及栅介质层的厚度也会影响器件的短沟道特性:硅膜厚度和栅介质层厚度的增加,同样也会导致器件的短沟道特性和DIBL特性变差。第四章讨论小尺寸SOI器件结构的发展,考虑异质栅对器件的良好控制能力,进一步介绍了多栅SOI器件的结构和性能。在前一章研究器件结构参数对器件性能影响的基础上,提出了使用接地层(GP)的薄埋层和薄硅膜SOI器件(GP SOI)。薄埋层和薄硅膜能有效抑制短沟道效应,而使用GP掺杂层有可以改善由于硅膜掺杂浓度较低而引起DIBL特性恶化的情况。使用Medici软件定义器件结构,并对器件阈值电压随之沟道长度变化和漏端电压变化的情况进行仿真分析。最后提出并介绍了进一步优化器件性能的镜像GP掺杂SOI器件的结构。综上所述,考虑器件尺寸小型化的趋势,本文主要研究了一些能有效改善小尺寸SOI器件特性的新结构SOI器件。使用数学建模和模型仿真为手段,对器件的结构和性能进行了比较详尽的分析研究,希望可以为22nm节点以下的集成电路设计提供一定的指导。