报文分类是许多网络核心技术的基础,其分类速度的快慢将直接影响到下一代网络的发展。目前,行业内实现报文分类的主流硬件方法是使用三态内容寻址存储器(TCAM,Ternary Content-Addressable Memory)。TCAM具有三态特性,存储分类规则的固定数值与前缀数值时有很大的优势,但无法直接存储范围数值,即使将其转变成固定数值或前缀数值进行存储,也会占用过多条目,造成范围扩展,使TCAM空间利用率下降,功耗大幅增加。在此背景下,本文采用短范围格雷编码对分类规则内的范围字段进行处理,编码后的规则条目按二级C-TCAM结构存储在TCAM的表项内。两种方案结合后,最坏情况下范围扩展因子仅为W-2,其中,W为范围字段的宽度。该方案仅停留在控制层面上,而本文旨从数据层面对报文分类技术进行完善,因此提出设计一款能协助网络处理器等设备进行报文分类的硬件报文分类机协处理器,进一步降低范围扩展的影响。本文使用verilog HDL对硬件报文分类机协处理器进行了设计,包括多线程缓存器模块、关键字处理单元模块、数据库阵列模块、用户数据阵列模块与结果缓存器模块。多线程缓存器用于加载和存储来自主处理器、ASIC或FPGA的主查找关键字。四个并行的关键字处理单元用于对查找关键字进行编码、复制与重组,以适配分类规则存储在数据库阵列中的格式。数据库阵列模块主要实现查找关键字与分类规则的匹配过程,对TCAM内部的搜索单元进行了更改,增加了针对二级C-TCAM存储结构的二次搜索模块。用户数据阵列用于读取匹配的分类规则对应的执行动作。结果缓存器用于存储从用户数据阵列读出的执行动作信息。此外,设计了硬件报文分类机协处理器的控制器,实现了对协处理器各个功能的控制。设计完成后,搭建了硬件报文分类机协处理器的验证平台,对协处理器的各个子模块和控制器的整体功能进行验证。结果表明协处理器的各个模块和控制器的功能都可正确实现。最后,采用JAZZ 0.18μm工艺对硬件报文分类机协处理器的控制器进行了逻辑综合与物理综合。综合结果表明,控制器的工作速度可达97MHz,电路的总面积为5659805.05μm~2,漏电功耗为208.1742μW,动态功耗为225.4812mW,版图面积为1800μm×1800μm。