近年来随着工艺技术的发展，集成电路制造工艺的线宽不断下降，模拟集成电路在线宽低于100nm的低电压工艺下很难达到所要求的信噪比、输出摆幅等性能。然而数字集成电路却因为工艺线宽的下降而获得了开关速度、面积等多方面的改善。数字集成电路对时间信号具有良好的处理能力，时间数字转换器（Time to Digital Converter，TDC）正是这一优势的具体实现形式。因此，超深亚微米工艺下TDC开始被用来实现一些模拟集成电路。此外，在高能物理和原子领域，TDC是高精度时间测量的核心单元。因此，TDC的研究无论对于集成电路设计还是高精度测量方法都很有意义。目前国外对于TDC的研究已经从FPGA实现的几百ps的精度深入到全定制MOS管搭建的延迟链实现的几ps的精度，而国内对于TDC的研究还停留在FPGA的实现形式上，所以TDC的精度较差，需要进一步研究。论文采用SMIC0.35μm混合信号CMOS工艺，利用全定制的MOS管延迟链完成了基于延迟锁定环（Delay Locked Loop，DLL）的同步层次TDC的设计。首先阐述了TDC的性能参数和基本结构，然后分析了传统模拟DLL存在的问题，并采用一种带有新型鉴频鉴相器的DLL结构解决传统模拟DLL存在的问题，完成了DLL的电路设计及仿真。仿真得到DLL的输入频率范围可从45MHz到125MHz变化，DLL的相位偏差在tt、ss、ff工艺角下分别是1ps、2ps、4ps，远远小于测量精度。最后将所设计的DLL应用于同步层次TDC中，该TDC包含三层量化结构：基于超前进位加法器的计数器、基于DLL的精细-时间数字转换器（Fine-TDC）以及Dual-DLL控制的游标-时间数字转换器（Vernier-TDC）。在100MHz的时钟频率下，分别完成了TDC中每个模块的电路设计。使用Cadence的Spectre软件，对每个模块以及整体电路进行仿真验证，得到了TDC的输入输出传输曲线，仿真结果表明所设计的TDC的有效精度约为9.7ps。论文所设计的TDC不需要额外的校正电路，具有面积和功耗较小，转换速度快等优点。