并行接口技术已经不能满足日益增长的数据吞吐量的需求，SERDES（串行接口）技术通过在一条数据线上一位一位的高效率传送方式，已经成为Gb/s通信速率领域的主导接口技术。在SERDES技术中，发送端只发送差分的数据信号，而不发送相应的时钟信号，因此接收端必须从接收的数据中提取和恢复出时钟信号以将数据同步输出，这就是SERDES中非常重要的时钟与数据恢复技术(CDR)。　　模拟CDR技术的基础是PLL，但是基于模拟PLL结构的CDR中涉及到大电容，电荷泵等模块，其在高速通信领域其应用受到限制。数字CDR结构以其集成度高，可移植性强，无需电容等优势得到了广泛的应用。　　Jitter Tolerance与Jitter Generation是CDR的两个关键指标。但在CDR的设计中，两者之间存在着严重的折中。具体表现为:良好的Jitter Tolerance性能需要较大的Jitter Transfer带宽支持，而大的带宽会引发较差的Jitter Generation。这种造成CDR环路带宽设计的困难。为了缓解这种折中，双环数字CDR结构将整个环路分割为具有小带宽的频率追踪的环路(PLL环)与大带宽的相位追踪的环路(CDR环)。同时，这种设计的另外一个好处是在多信道通信中PLL环路可以被共享。　　CDR环路主要包括采样电路，串并转换电路，数字鉴相器，数字滤波器及相位插值电路组成。根据数字滤波器的阶数，可以将CDR的结构划分为一阶结构、二阶结构和三阶结构。在异步通信中，由于发送端不发送数据，因此接收端时钟与发送端的时钟时间会存在一定的频率偏移，一阶结构不能够追踪固定的频率偏移而很少被采用。二阶的结构能够准确追踪固定频率偏移，但随着数据通信速度的提高，电磁干扰问题越来越严重。为了减少数据通信过程中的电磁干扰，发送端的时钟需要进行扩频(SSC)，即通过扩展频谱的方式减少每个频率点上的能量。SSC的实质是随时间变化的频率偏移。当这个变化率比较小时，二阶CDR结构可以很好追踪该变化。但是在理论上，二阶CDR结构在追踪这种变化的频率偏移时，稳态时存在一个静态相位偏差，并且这个偏差会随着频率偏移变化率的增加而增加。当频率偏移的变化率增加到一定程度时，二阶CDR结构的追踪效果变差。三阶CDR结构在理论上可以无静态偏差的追踪SSC，但在SSC极性转换点处，会极大的恶化CDR的性能。为此，本文采用一种新的逻辑控制的方式以改善三阶CDR结构这种缺点。