设计硬件加速部件已成为扩展通用微处理器计算平台科学应用用途的重要手段。可重构加速部件既具有微处理器的软件灵活性,又具有专用集成电路的硬件高效性,是一种高效的硬件结构。为了充分发挥微处理器和可重构结构各自的优势,通常将可重构结构和微处理耦合在一起构成混合可重构系统。混合可重构系统中的可重构加速部件与微处理器有以下四种耦合方式,即:寄存器级耦合、协处理器级耦合、存储总线级耦合和外部总线级耦合。由于存储总线具有高带宽低延迟和与CPU通信路径较短的特点,故基于存储总线的可重构硬件加速部件对加解密、图像处理、基因序列检测等计算密集型应用具有很好的适用性。在此基础上,本文提出了一种基于存储总线的可重构硬件加速部件RHAU的体系结构,并介绍了它与系统的整合方式。RHAU中的Control FPGA负责与存储总线交互,完成地址识别和数据接收任务。驱动程序负责在操作系统启动之后修改存控中的寄存器,为RHAU分配地址空间,使用户可以正常使用和访问RHAU。本文给出AES算法的迭代实现和流水实现。在流水实现中,针对AES算法中字节替换SubByte和逆字节替换InvSubByte,分别采用查找表和组合逻辑流水实现。另外针对图像增强算法,本文也给出RHAU下的映射实现。为了获得RHAU对AES算法和图像增强算法的加速比,本文提出了性能评价的解析模型,并通过修改SIS模拟器来获得测试数据。结果表明,RHAU对AES加解密和图像增强算法具有较高的加速比。