【摘 要】
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高速锁相环(Phase-Locked Loop,PLL)电路作为时钟恢复电路和频率合成器的重要组成部分广泛应用于现代光纤通信和无线通信中,具有非常重要的应用价值。本文重点研究2.5Gbps超
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高速锁相环(Phase-Locked Loop,PLL)电路作为时钟恢复电路和频率合成器的重要组成部分广泛应用于现代光纤通信和无线通信中,具有非常重要的应用价值。本文重点研究2.5Gbps超高速串行收发器中锁相环电路的设计与实现问题,研究内容来源于国家863计划课题：“宽带电路交换核心芯片开发”与陕西省科技攻关重点项目“2.5Gbps超高速串行收发器芯片及IP核开发”。本文围绕电荷泵锁相环的理论、模型、电路设计和仿真,进行了深入的研究。论文针对数模混合结构的电荷泵锁相环电路,进行了详细的理论分析,建立了系统的数学模型和噪声模型,讨论了PLL电路的系统设计方案,确定了电荷泵锁相环的系统参数。基于SMIC0.18um CMOS工艺,完成了PLL电路的详细电路设计,并在设计时最大限度地考虑了电路的功耗和抖动性能,最后采用Spectre等仿真工具进行仿真验证。仿真结果显示,本文所设计的2.5GHz锁相环电路各项性能达到了设计要求。整个锁相环系统的功耗约为40mW,输出时钟信号峰峰值抖动为21ps,单边带相位噪声在5MHz频偏处为-105dBc/Hz。
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