为了满足人们对信息流量不断增长的需求,一种串行通信技术SerDes以其成本低、容量大、速度高、抗干扰能力强等优点成为高速接口技术的主流而被广泛应用。本论文设计的时钟发生器是SerDes系统中的一个重要模块,采用TSMC 0.18μm CMOS工艺实现,为3.125Gb/s SerDes发射系统提供时钟信号。本论文设计的时钟发生器采用电荷泵锁相环结构,输入156.25MHz的参考时钟,输出发射系统所需的312.5MHz和1.5625GHz的时钟信号。数字电路部分和输出缓冲级电路采用全CMOS逻辑实现,以降低电路的功耗。其中鉴频鉴相器采用D触发器和或非门逻辑实现三态结构,使反馈延迟变小,在消除鉴相死区的同时减小了盲区范围,提高鉴相精度。电荷泵电路利用增益提升技术增大输出端电阻,提高电路匹配性。压控振荡器使用三级环形结构,每级延迟单元为差分结构,并加入了正反馈锁存器,使输出波形电平转换速度变快、对称性变好,同时降低了相位噪声。结合串行器结构设计分频器的分频比,应先进行5分频,输出占空比为20%、频率为312.5MHz的时钟信号,再进行2分频,输出与参考时钟频率相等的信号。整个电路芯片面积为0.395mm×0.495mm。由后仿真结果看出,TT工艺角下,当工作电压为1.8V,负载为50Ω,输出信号频率为1.5625GHz,单端摆幅为331mV时,锁相环的核心功耗为5.4mW,锁定时间小于400ns。由测试结果知,该锁相环的锁定范围为1.499GHz～1.974GHz,均方根抖动为1.997ps,功耗为25mmW,满足设计指标。