随着微电子技术的发展和集成电路制造工艺的进步,网络处理器体系结构的设计研究正朝着片上多核系统集成方向发展。并行多线程结构的可编程数据处理单元由于其处理效率高以及功耗低等优点已成为网络处理器数据通道处理的研究热点。本论文重点研究了用于多线程处理器结构的低开销硬件多线程技术。通过采用由指令触发的显式硬件线程触发方式,实现了硬件线程切换的非抢占性,提高了处理器的硬件线程触发效率;利用基于信号唤醒机制的非抢占式多线程技术,使得每个线程切换的开销能够最小降低到零开销,并且最大限度提高每个线程的执行效率。线程唤醒采用了线程轮转优先级与信号唤醒机制相结合的方式,使得线程被唤醒的时延达到最小。本论文设计的硬件多线程处理器是在一个标准的5级流水线RISC处理器基础上进行改进得到,通过在标准RISC处理器上添加线程切换主模块以及相关的状态和数据保存寄存器进行实现,提高了处理器的数据处理效率。整个设计采用Verilog硬件描述语言进行实现,并在FPGA平台上完成了多线程处理器的并行工作的验证与性能分析。