随着集成电路设计和工艺水平的不断提高，高性能系统芯片应运而生。时钟技术对高性能系统芯片设计非常关键，目前高性能时钟技术的趋势是采用延时锁定环。传统的电荷泵延时锁定环作为一个数模混合电路，在工艺上与系统芯片中的数字电路存在兼容问题。因此，在系统芯片中设计一个高性能的、与数字电路兼容的全数字延时锁定环至关重要。 本文设计了一款面向DDR控制器应用的全数字延时锁定环。首先，在分析DDR控制器对全数字延时锁定环要求的基础上，确定了全数字延时锁定环的总体结构和各项性能参数。之后，进行模块划分和单元电路的设计。由于微调延时线对器件延时变化的精确性要求很高，在设计时采用手工布局布线标准单元的定制设计方法，对其它数字模块的设计则采用Verilog硬件描述语言编写。本文设计的粗调延时线采用了匹配延时的U字形与非门链结构，微调延时线采用了数控负载电容的结构，粗调控制器采用了基于二分步长逼近算法的VSAR控制结构，微调控制器采用了基于连续步长逼近算法的计数器控制结构，系统采用了复制数控延时线的方法用于实现移相功能。在后端设计中，采用了DC+Astro+Calibre设计流程，在满足设计指标的基础上大大缩短了设计时间。最后，对全数字延时锁定环进行了后仿真。由于借鉴了传统的ASIC设计流程，并且整个电路全部由标准单元实现，因此这种全数字延时锁定环与数字电路完全兼容，具有很强的移植性，在重设计或转工艺时非常方便。 本文设计采用了SMIC0．18μmCMOS工艺，工作电压为1．8V，全数字延时锁定环的版图面积为224μm×304μm。Hsim仿真结果表明，全数字延时锁定环可以捕获的时钟频率从200MHz至400MHz；当捕获频率分别为200MHz和400MHz时，功耗分别为2．38mW和3．15mW，输出抖动峰峰值分别为24．3ps和11．5ps。本文的设计可以抑止谐波锁定，它的闭环特性可以适应工艺、电压、温度的变化。