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伴随摩尔定律的发展,单个芯片上器件尺寸不断缩小。但是,由于玻尔兹曼限制(Boltzmann tyranny),金属-氧化物-半导体场效应晶体管(MOSFET)器件的工作电压(VDD)不能与器件尺寸等比例缩小。近十几年,vDD一直维持在0.7V～1V范围内。因此,伴随单个芯片上器件集成度的提高,功耗成为限制集成电路发展的关键问题。总功耗包含静态功耗与动态功耗,若要解决功耗问题,就需要在降低VDD的同时保持较小的关态电流(IOFF),即较高的电流开关比(ION/IOFF)与陡峭的亚阈值摆幅(SS)。因此,本文主要围绕有望实现低功耗的器件,即隧穿场效应晶体管(TFET)、压电场效应晶体管(Piezo-FET)、负电容场效应晶体管(NC-FET)进行理论研究,主要内容与结果如下:常规器件结构锗锡/硅锗锡(GeSn/SiGeSn)异质结TFET(hetero-TFET)的性能研究。本文基于晶格匹配的GeSn/SiGeSn形成的Ⅱ型异质结,对常规结构的hetero-TFET器件性能进行分析并研究其背栅效应。得到结论如下:(1)常规结构的N型和P型hetero-TFET具备较为对称的器件性能,有望实现互补型TFET(CTFET);(2)hetero-TFET器件性能的提升主要得益于Ⅱ型异质结的存在引起的靠近隧穿结处对应更高的载流子密度;(3)伴随背栅电压(VBS)的增加,hetero-TFET器件对应的开启电压(VONSET)出现负向偏移;(4)工作在VBS<0状态下的器件相较于工作在VB≥0条件下的器件,具备更加优异的SS以及ION/IOFF特性。Line隧穿为主的GeSn/SiGeSn hetero-TFET(HL-TFET)器件结构设计。结合line隧穿与Ⅱ型异质结设计得到HL-TFET器件结构并分析器件性能。得到结论如下:(1)相较于 Ge0.92Sn0.08/Si0.47Ge0.33Sn0.20 hetero-TFET 及 Ge0.92Sn0.08 line 隧穿为主的同质结TFET 器件(homoline-TFET),Ge0.92Sn0.0/Si0.47Ge0.33Sn0.20HL-TFET 的ION 分别提升 6.7倍、1.2 倍,且平均亚阈值摆幅为 46.8mV/decade 比 Ge0.92Sn0.08/Si0.47Ge0.33Sn0.20hetero-TFET及Ge0.92Sn0.08 homo line-TFET对应的平均亚阈值摆幅分别小8mV/decade、3mV/decade;(2)line-TFET中,数值较大的载流子密度分布区域几乎全部位于带状区域,进而促进隧穿几率的提高、器件性能的提升;(3)HL-TFET中,随Sn组分增加而减小的隧穿势垒能够促进器件ION的提升。GeSn FinTFET应变工程研究。计算沿(001)晶面内不同方向的1GPa单轴拉应力对应的应变矩阵,并基于k·p微扰理论计算应变Geo.90Sno.10材料能带,进而分析单轴拉应力对TFET器件性能的影响,得到以下结论:(1)单轴拉应力作用下,材料带隙减小(表现出各向同性);(2)垂直应力方向上隧穿约化质量(mr)减小,沿应力方向上的mr增大,且mr表现出明显的各向异性;(3)|VDD|=0.3V时,1GPa单轴拉应力作用下,Fin方向为[100]向的N型与P型Point-FinTFET 比弛豫器件的I0N分别提升了 7.6%、11.7%,而Fin方向为[110]向的N型与P型Line-FinTFET 比弛豫器件的ION分别提升了 99.3%、96.7%。Piezo-FinFET理论研究。设计Piezo-FinFET器件结构,理论推导器件中应力应变及超薄体(UTB)FinFET器件对应的SS理论计算模型,并对Piezo-FinFET器件的SS性能进行分析,得到以下结论:(1)Piezo-FinFET中,SS与随栅压变化的沟道半导体亲和势(χSCT)有关且△χSCT=-△Ec(其中△E为导带带阶);(2)应变方向与材料能谷主轴方向一致时,产生的|△Ec|最大,Fin宽度沿[001]向时,Si Piezo-FinFET对应的SS为42mV/decade,Ge Piezo-FinFET 中 Fin 宽度方向沿[111]向时对应的SS 40mV/decade;(3)伴随Wpie、Wfin的增加,|△Ec|减小,导致SS增大;(4)采用PZT-5H作为压电层,且Fin宽度沿[001]方向的Si Piezo-FinFET对应的SS极限值为35mV/decade。NC-FET理论研究。针对栅介电层串联电容Cins及其影响因素进行分析,分析温度(T)、铁电层厚度(tFE)、氧化层厚度(tOX)对NC-FET处于Cins>0与Cins<0两种工作状态的影响,并结合数值计算分析三种参数对Cins>0的NC-FET器件性能的影响。得到以下结论:(1)影响Cins的参数温度、铁电层厚度、氧化层厚度分别存在临界值,在临界值处满足Cins=O,且在该值附近,Cins对参数敏感度增加;(2)给定目标氧化层电压增益(GOx,T)时,对应多种满足GOX,T条件的参数组合,且GOx,T越小,对应器件参数设计范围越大;(3)Cins>0的NC-FET器件对应的SS>60mV/decade,但是相较于传统MOSFET器件,由于CFE<O促进器件跨导增加,进而ION相同时,可实现VDD的降低进而满足低功耗;(4)Cins>0的NC-FET器件,伴随tFE的增加,SS变陡,IDS增大且对tFE的敏感度增加;伴随tOX的增加,IDS减小且对tOX的敏感度减弱;伴随T的升高,器件对应的IDS减小且对温度的敏感度减弱;(5)适当调节tFE及选择合适的铁电材料,可以减弱NC-FET器件中阈值电压随温度的漂移。