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由于集成电路工艺的不断进步，半导体器件尺寸的持续缩小，存储器中相邻存储单元间距离变得越来越近，由一次辐射事件所引发的多位翻转（MultipleBit Upset, MBU）明显增加，MBU将对存储器可靠性产生严重的影响。有效地实现存储器抗多位翻转已经成为SRAM加固技术的研究热点。本文在深入研究不同工艺尺寸存储器中多位翻转特性的基础上，从多位错误修正码和错误修正码构造技术两个角度出发，利用正交拉丁码(OrthogonalLatin Square，OLS)独有的结构与模块性，结合存储器故障安全的设计思想，给出了一套基于正交拉丁码的存储器抗多位翻转加固设计方案。首先，本文基于OLS码的模块性基础上，构造了两种编码。一种是具有纠正多位翻转能力的OLS码；另一种是在一位翻转纠正能力的OLS码基础上对其进行结构优化，实现了纠正两位连续翻转的修正码。其次，进行了两种错误修正编码的编码器和译码器设计。然后，利用逻辑预测技术对所设计的编译码器实现了并发错误检测电路设计。最后实现故障安全存储器的整体设计与版图设计。通过建立基于Memory-Compiler存储器模型的存储器多位翻转故障注入平台，实现了对存储器抗多位翻转加固设计的功能验证，并通过建立数学模型，采用存储器平均失效时间(Mean Time to Failure, MTTF)作为指标对加固的存储器进行可靠性评估，分别在SMIC180nm和SMIC90nm工艺条件下对加固电路进行综合与芯片的版图设计。实验结果表明，本文所提出的基于OLS码的存储器抗多位翻转设计可以很好地抗不同工艺存储器中的多位翻转，同时其性能指标与同类编码相比具有明显优势。