当前电子产品小型化、智能化，从而导致对产品的面积、功耗和速度等要求越来越高。从现代电子产品越轻越薄和高速处理可以看出，设计者在设计时往往会对面积和速度有很高的要求，却未对功耗问题有足够的重视。集成电路的继续发展必须以低功耗作为前提。本文首先介绍了CMOS低功耗和标准单元的背景理论知识，然后分析了近阈值电路设计以及如何将该技术应用到标准单元包中。降低电源电压能有效地降低功耗，与此同时电路的延时会有所增加。电路的延时在电源电压与阈值电压之间以线性增加，当电源电压小于阈值电压时，延时就会以指数形势增加。本文采用SMIC130nm工艺开发近阈值标准单元包，在功耗与延时之间权衡取舍，并引出以能耗延时积或者功耗延时积来衡量。本文主要研究近阈值基本门电路、全加器和触发器等电路，通过不同电源电压下研究这些电路的特性，并探索电源电压的最优值。通过HSPICE前后仿真得出在0.8V-0.9V之间（标准电源电压为1.2V）能耗延时积可以取得极小值。本文有下列三个创新点：(1)本文提出新的适用于近阈值逻辑的优化电路。通过对固有逻辑进行改进和综合，提出一种新型混合逻辑电路。(2)与商业包相比，本文设计的标准单元包中的电路能耗更少，甚至具有更小的延时。(3)本文将近阈值技术应用于标准单元包中。我们知道近阈值技术新近才被提出，所以相应的理论技术和参数模型都尚未建立。本文首先对近阈值电路进行探索研究，并将其应用在标准单元中。本文在近阈值电路设计中提出异或/同或门电路的新结构，并应用到组合电路中。本文对设计的近阈值标准单元包进行仿真验证。通过综合工具和布局布线工具设计了8位乘法器，通过实验证明，设计的低功耗单元比商业包中自带单元有明显的功耗减少。根据近阈值标准单元包建库原理，本文的具体结构可以简单地分为以下三部分：(1)分析了低功耗近阈值电路的理论基础。本文对典型异或/同或门电路以及CPL逻辑电路在不同电源电压的能耗、延时以及能耗延时积等特性的调查，其中能耗延时积有个极小值，而对应该点的电源电压就是最优电压。(2)分析了适合近阈值标准单元包的电路设计。本文设计的标准单元包涉及到的电路包括基本门、全加器和触发器，寻找适合的电路结构，进行低漏功耗优化，并与商业包里的电路进行比较。(3)分析了近阈值标准单元包的构建与应用。首先完成标准单元的版图绘制，再对版图进行布局布线库设计，最后对设计的标准单元进行综合库、仿真库的抽取。本文设计的近阈值标准单元包进行ASIC设计。由逻辑综合到布局布线，从中验证低功耗效果以及物理规则的正确性。