随着长距离和高速率的光纤通讯的广泛应用，传统的前向纠错码(FEC)由于纠错能力有限，已经无法满足系统的要求，纠错性能更优的增强型前向纠错码(EFEC)的研究及其实现已成为一个热点。　　 ITU-T G.975.1协议I.4中提出了RS(1023，1007)与BCH(2040，1952)级联的EFEC码型，本文主要研究该EFEC编解码系统中的BCH(2040，1952)译码器的设计与实现。BCH译码器主要包括伴随式计算，解关键方程，钱氏搜索与纠错四个单元。本文首先研究了伴随式计算单元的串行和并行电路结构，之后采用脉动阵列及串行迭代两种结构分别实现了基于iBM(inversionless Berlekamp-Massey)和RiBM(Reformulated iBM)算法的解关键方程电路，并对钱氏搜索电路的串行及并行结构进行了研究。　　 在上述单元电路研究的基础上，本文分析比较了BCH译码器的串行和并行两种实现方式，选用8路并行的BCH译码器电路结构实现了10Gb/s的BCH译码器。该译码器通过对解关键方程单元的复用，大大节省了硬件资源。在此基础上，结合所设计的SFI-4接口电路，定帧电路，加扰/解扰电路等辅助电路，成功实现了BCH译码器的FPGA验证和整个EFEC编解码系统的联调，结果表明该译码器能够在167MHz时钟下正常工作，数据速率达到10.7Gb/s。　　 最后，论文还研究了基于TSMC0.18μm标准单元库的5Gb/s BCH译码器芯片的设计，给出了译码器的版图，并进行了仿真。