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随着集成电路特征尺寸的缩小、工作频率的提高以及集成度的扩大,集成电路中互连线成为影响系统整体性能的主要因素。尤其在深亚微米集成电路中,互连线显示出微波传输线效应,导致互连线的时延超过了门电路的时延,互连线的功耗超过了门电路的功耗。因此互连线的分析与优化成为高速集成电路设计的关键,通过优化可以得到全局互连线的极限性能。本文主要研究深亚微米集成工艺下全局互连线的极限性能。分析了随工艺尺寸缩小,全局互连线所呈现出的极限效应,分析了全局互连线的性能优化问题、全局互连线的模型,以及互连线和CMOS模型对系统的影响。(1)本文首先介绍了互连线的相关概念,并从基本理论级,器件级和电路级,分析了集成电路互连极限概况。(2)本文重点对全局互连线进行了性能优化,分析了基于不同互连线模型(RC和RLC模型)下互连线的宽度和间距对延时、带宽等性能的影响。分别讨论了有无缓冲器插入对全局互连线性能的影响,优化结果验证了缓冲器插入是一种减小全局互连线延时,提高其性能的有效方法。(3)最后,介绍了不同的互连线模型,并利用HSPICE软件仿真比较了全局互连线RC模型和RLC模型的阶跃响应,仿真结果验证了RC模型的应用条件,并提出了互连线模型的选择依据。并且对互连线与CMOS级联电路进行了分析,比较了不同互连线模型和CMOS器件模型对传输性能的影响。结论:在高速集成电路设计中,互连线模型对性能的影响高于CMOS模型。