高速数据传输对互连设计提出了更高的要求和挑战。而传统RC互连已经无法满足GHz下片上数据通信的高速、低功耗要求。而高速信号收发带来的诸如反射，串扰，码间干扰，损耗等信号完整性问题严重制约着芯片性能的提高。传输线技术的应用为解决这些设计瓶颈提供了新的可行方案。因此，研究高速片上互连设计是十分必要的。本文针对共面差分的互连结构，建立了同时考虑耦合电容和电感效应RLC传输线模型，并根据纳米工艺下的实际互连结构，提取了考虑集肤效应的互连寄生和耦合参数。在此模型的基础上推导了能用于纳米工艺下SoC中共面差分传输线的损耗公式，并给出了损耗随互连尺寸的变化关系。该模型与180nm CMOS工艺下流片结果和65nm COMS工艺下HFSS仿真结果相比误差分别只有6.48%、4.24%。本文也介绍了互连结构的抗串扰设计。在互连收发器方面，本文设计了预加重发送器和时域均衡的接收器。为了进一步改善接收质量，文章通过最小均方根算法完成了数字接收器的自适应设计。仿真结果表明，本文设计的收发器克服了码间干扰现象，补偿了10GHz下高达-13dB的互连损耗。能够完成10Gbps片上信号传输。