加法器是数字计算系统中一种基本运算器件,不仅用于算术运算(加法、减法、乘法和除法),还用于计数、地址运算等。本文深入研究了一种加法器新理论以及相关的基本结构。这种新型加法器是一种以半加器为基本结构单元的异步加法器,采用了并行反馈进位方式,称为并行反馈进位加法器(Parallel Feedback Carry Adder, PFCA)。与现有以全加器为基本结构单元的加法器(如RCA, CLA, CSeA, CCSA)相比,理论上,PFCA具有更快的速度和更小的面积。PFCA的面积渐近需求为O(n),时间渐近需求为O(log n),并且具有一个较小的比例系数。为了验证这一新的设计理论,本文研究了PFCA的FPGA禾(?)CMOS门电路硬件实现方案。在Xilinx公司的Vertex4平台上实现PFCA,并用Modsim进行时序仿真。仿真结果表明,FPGA实现方案存在实现位数有限和性能优势不明显的不足。而使用CMOS(?)]电路的实现方案可以实现任意位数的PFCA加法运算；HSPICE仿真结果表明,PFCA的速度和面积较RCA, CLA, CSeA, CCSA优势明显。最后还以可靠度为主要指标对PFCA进行了可靠性分析。为了消除电路中的竞争-冒险现象,提高电路的可靠性,给出了一种改进的PFCA电路结构。这种改进结构不仅保持了PFCA的性能优势,而且能够很好地消除PFCA电路中的竞争-冒险现象。一般来说,加法运算位数越多,PFCA优势越显著,显示出潜在的应用前景。