近年来,随着微电子技术的高速发展,数字图像压缩编码技术的逐渐成熟,实时图像处理在众多领域有着越来越广泛的应用,图像压缩/解压芯片已经成为多媒体技术的核心,这些芯片的研究成为了信息产业的新热点。 本文主要介绍了高速JPEG基本模式压缩编码芯片的设计思想、结构和具体方法,并提出了一种JPEG图像比特率控制的优化算法。 论文的主要工作如下: 1.通过对JPEG编码标准的分析,采用Top-Down的模块化设计方法,提出了JPEG高速编码器的设计方案,并实现了压缩全过程的流水线结构。 2.在流水线结构中,达到高速的同时,对面积作了优化,提出了专用乘法器和加法器结构,以及非关键路径上的面积优化方案。 3.所有设计都在Altera公司的Cyelone FPGA芯片上进行了验证,结果表明,设计完全正确,而且可以达到很高的工作频率。 4.由于某些特定场合对于JPEG压缩图像的大小有严格的要求,针对这一情况,第五章中提出了一种与JPEG压缩标准兼容的新的恒比特率控制算法,根据图像的统计特性设计专用量化表,使JPEG图像在一定比特率的要求下达到较好的效果。同时给出了与之相应的量化操作的优化算法。实验结果证实了算法的正确性。 整个设计可以作为单独的JPEG编码芯片也可以作为IP核添加到其他系统中去。能够广泛适用于数字相机、摄像机、远程医疗、桌面视频系统等各种消费类电子产品中。