加法器是一种基本的数字运算电路,经常使用在数字电路的关键路径中。因此,高性能加法器的设计对数字设计尤为重要。针对高速电路设计,完全基于标准单元库的设计受限于标准单元库,不能提供满足设计要求性能的单元。完全基于全定制设计的数字电路虽然规模大、设计时间长,效率较低,但对性能的提高却非常明显。对于高性能设计,本文选择全定制设计方法来提高加法器的性能。本文从研究加法器的基本算法着手,分析和比较了传统加法器的算法和几种前置进位算法结构。基于对子模块的算法研究和结构分析,以及对各个模块单元进行晶体管级的设计,本着尽可能提高加法器运算速度的原则,给出了六种基于不同算法的前置进位加法器优化结构。选择性能较好的HC结构,克服动态电路结构不对称的困难,完成版图优化设计。在时序控制的角度方面,研究了提高加法器性能的方法。在研究了前置进位加法器的算法和结构基础上,又对多米诺电路的时钟控制技术进行深入的分析。提出了前置进位结构和自定时时钟控制相结合的设计方法,设计出的32位多米诺加法器能够有效的提高时钟使用率。本文基于TSMC0.18um工艺,使用多米诺逻辑和自定时技术,以高速运算作为设计目标设计了一个32位的高速CMOS加法器。在对关键路径的HSPICE仿真中,加法器的最大延时为970ps,约为相同工艺下13倍FO4的延时,时钟频率达到1GHz。同时,本文使用verilog-XL编写测试向量,对加法器进行完全仿真测试,确保了逻辑功能的正确性。