随着数字信号处理技术的快速发展,对连接模拟世界与数字世界之间桥梁的模数转换器(ADC)性能要求越来越高。作为中高精度、速度ADC的代表,流水线型ADC是最常用的ADC之一,应用非常广泛。随着CMOS工艺的演进,特征线宽不断缩小,在保证流水线型ADC高性能的同时,设计难度逐渐加大,功耗也变得越来越可观。数字辅助校正技术的提出,使得可以利用数字信号处理技术来改善传统模拟电路的性能,从而将电路性能的提高从模拟域转移到数字域,使得模拟电路与数字电路一样不断受益于工艺演进,因而这一方法成为当今集成电路设计的一个研究热点。影响流水线型ADC性能的两大主要因素是级间余量放大器增益误差和增益数模转换器(MDAC)电容匹配误差。为了提高性能,采用数字校正技术对这两类误差进行校正。然而现有的数字校正技术存在数字硬件代价过高、需要增加模拟硬件开销、校正精度有限等问题。本论文分别从降低数字硬件代价、降低模拟硬件开销、提高校正精度等角度出发,对流水线型ADC数字校正技术进行了研究,主要工作内容包括:为了对流水线型ADC数字校正技术进行研究,需要对系统中的各种非理想因素、电路中各个模块工作细节以及校正算法进行模拟,此时建立高层次行为级仿真平台就变得非常重要。本文采用硬件描述语言Verilog-A和Verilog建立了一个流水线型ADC数字校正技术行为级仿真平台。在电路设计完成之后,需要一个真实的平台来对校正算法的硬件代价和功耗等进行评估,基于这一点,建立了一个基于FPGA的流水线型ADC数字校正技术验证平台。这两项工作为数字校正算法的研究提供通用的仿真验证平台,从而为本文后续的研究奠定基础。为了降低流水线型ADC功耗,采用开环结构的放大器来作为级间运算放大器,对于开环放大器引入的非线性失真,通常采用基于统计规律的数字校正算法来校正。传统的基于统计规律的数字校正算法通常将非线性误差值存储在高速ROM(Read Only Memory,ROM)中,然后通过查表法来获得误差值。其中存在的问题是需要使用一部分高速ROM,导致设计成本较高,并且校正范围受到ROM容量的限制。针对这一点,提出了一种采用分段线性插值法来估计级间运算放大器非线性误差的流水线型ADC后台数字校正算法。这种算法首先利用信号传输的统计规律,通过分段线性插值法来计算级间运算放大器的非线性误差,然后将该误差在后级中补偿给放大器所在子级的数字输出码,从而达到校正的目的。该算法中的非线性误差通过计算得到,而不是存储在ROM中,可以降低存储器开销,从而降低校正代价。为了对MDAC中级间运算放大器误差和电容不匹配误差同时进行校正,需要建立MDAC传输函数模型。在以前类似的校正算法中,建立MDAC传输函数模型通常需要设计专门的参考ADC,这种做法会增加模拟部分电路设计难度和模拟电路硬件开销。鉴于此,提出了一种采用统计规律来建立MDAC传输函数模型,从而估计非线性误差,进而对该误差进行补偿的数字校正算法。这种算法首先利用输入信号的统计规律来建立MDAC传输函数模型,然后利用该模型来估计MDAC非线性误差,最后把估计所得的误差在后级进行补偿。这种校正算法建立MDAC传输函数模型不需要额外设计参考ADC,大大降低了模拟电路设计复杂度和模拟硬件开销。仿真结果表明,该算法能有效地消除级间运算放大器误差和电容失配误差的影响,从而提高ADC的线性度。为了降低流水线型ADC系统功耗,可以选用低增益的运算放大器、Class-AB型放大器、开环放大器等结构的放大器作为级间增益放大器,这一类的放大器非线性失真都比较严重,需要采用数字方式进行校正。针对以前的确定性数字校正算法采用三次多项式对Class-AB型运算放大器传输函数进行近似,导致校正精度过低的问题,提出了一种采用测试信号来建立开环放大器传输函数模型,从而对放大器非线性误差进行校正的确定性数字校正算法。该算法通过选取最接近实际情况的传输函数模型对开环放大器的传输函数进行近似来提高校正精度。首先在测试信号的辅助下建立开环放大器传输函数模型,然后通过该传输函数模型进行插值运算,最后由后级ADC的数字输出码来估计理想的运算放大器输入码值,从而达到校正目的。仿真结果表明,该校正技术能够明显地提高校正精度。为了结合实际电路对这种校正技术进行进一步验证,设计了一款12位、40 MHz采样率的流水线型ADC。该ADC采用了无采样保持电路、多位冗余位、逐级缩放、运放共享、开环放大电路等电路设计技术,并实现了版图。仿真结果表明,采用该数字校正算法后,ADC的性能得到了大幅度提高。