随着半导体工艺的进展和设计水平的提高,芯片(IC)设计业己进入了系统级芯片(SOC)时代。单个芯片上集成了更多数量的晶体管,能够完成更加复杂的功能。另外由于日益紧迫的市场要求,芯片的设计周期变得很短,大量地运用预先设计好的标准知识产权(IP)核来构建SOC芯片的方法逐渐成为主流。所以,当前SOC芯片的两个显著特点是规模巨大和大量的嵌入式IP核。但是如此大规模的芯片其制造故障也会随之提高,这就对芯片测试提出了更高的要求,不仅需要更加精准的时序控制,还需要花费更长的芯片测试时间,这都会导致测试成本的提高。当前SOC芯片内部大量地采用IP核,由于IP核的使用、授权、保护等限制措施也会给测试带来更多的挑战,使得SOC中复用IP核的测试成为限制IC设计发展的瓶颈问题,因此对此问题的研究具有重要的理论价值和实际意义。本文在深入研究嵌入式芯核测试(IEEEstd1500)标准的基础上,设计并实现了嵌入式芯核复用的测试系统,该系统包括硬件系统和软件系统:硬件系统围绕IEEEstd1500标准规定的测试结构而展开,包括测试壳(Wrappper)模块和测试控制器(TAP)模块的设计;软件系统以Std1500TAM测试策略为核心展开,包括测试向量的生成、测试信息的提取策略。此外还基于FPGA试验平台应用Std1500TAM测试策略,设计了测试仿真模型,以公认的基准测试电路ITC’02为测试对象进行测试。从仿真和实际测试的结果来看:测试方法正确,测试系统的软硬件设计达到了预定的设计目标,各项指标基本符合嵌入式核测试复用的各项要求。只要加以改进,就可以达到实用化的程度。