近40年来，集成电路工业一直依循莫尔定律而发展，即集成电路的规模每三年翻两番。作为集成电路最新技术的代表，SOC(System On Chip，片上系统)已经成为集成电路设计领域的研究热点并得到越来越广泛的应用。深亚微米工艺SOC芯片设计除了要考虑传统的性能和成本的要求并得到二者之间的折衷以外，功耗问题已经成为另一个重要的决定因素。换言之，深亚微米工艺SOC芯片的设计人员必须同时考虑性能、成本和功耗三方面的要求并要在三者之间取得折衷。而迅猛发展的电池驱动的移动电子产品对芯片功耗的苛刻要求又增加了设计难度。低功耗SOC设计技术已经成为当前国内外VLSI设计领域竞相研究的关键技术之一。 本论文研究的核心内容为SOC低功耗设计技术若干问题。在对SOC低功耗设计技术进行了综合分析的基础上，论文研究了CMOS VLSI的功耗原理和降低功耗的相关方法。结合现代集成电路的自顶向下的设计方法，论文根据设计层次，逐一对系统级、RTL级、电路级、器件级的低功耗设计方法进行了详细地分析和研究。考虑到SOC功耗问题及其在设计过程中受到的制约，论文分别对低功耗可测性设计，功耗估计，EDA技术方面的研究进展做了总结和介绍。 SOC芯片复杂度的提高，已经使测试过程成为功耗较大的过程。为此，本论文提出了一种新型线性反馈移位寄存器以实现测试向量的自动生成，并通过人工神经网络技术完成了对该结构的评价。针对复杂SOC芯片的可测性设计(DFT)实现的问题，本论文提出了在设计综合阶段通过时序分析决定DFT方案的时序决策方法，该方法已经成功地应用在H.264编解码芯片设计中。 准确迅速的功耗估计是SOC芯片设计各个层次，特别是高层设计过程中不可或缺的设计辅助技术。本论文提出了一种基于人工神经网络的集成电路功耗分析方法。该方法以芯片的输入输出数量、芯片内部标准单元的数目和类别为分析依据，用基准电路的功耗结果作为网络训练基础，通过网络模拟给出分析结果。该方法在ISCAS89基准电路上进行了验证，结果表明该方法有相当的应用价值。 电源的完整性对深亚微米芯片的功耗设计阶段变得愈加重要。电源网格的电压降效应(IR-drop)造成的延迟会引发时序违反，同时CMOS器件的漏电流会增加静态功耗。针对这一问题，本文结合布局规划(floorplan)过程中IO单元排布依靠经验的情况，提出了IO单元自动排布算法(IOAP)，在实现IO单元自动排布的同时完成了对电源网格的优化。该方法在H.264芯片物理设计过程中通过了验证。 本论文利用上述SOC芯片低功耗设计技术完成了多款芯片的设计。其中H.264和AVS芯片均为规模较大的视频解码芯片，LPP1和LPP2是用于无线传感器网络节点的处理器芯片，本论文主要完成了这四款芯片的物理设计。以上四款芯片均采用中芯国际180nm工艺并流片成功。此外，本论文还完成了光栅检测系统芯片EYAS、红外遥控器发射端芯片BJUT6122、超低功耗计数器芯片ZCOUNT三种芯片的设计，上述三种芯片均采用和舰科技180nm工艺流片成功并具有独立自主IP产权，其中EYAS芯片系统调试成功，ZCOUNT芯片与BJUT6122芯片已经成功流片成功并封装完毕，正等待板级测试验证。本论文所得的研究结果对SOC低功耗设计技术领域具有重要的理论意义和应用价值。