随着医疗电子、可穿戴设备和物联网等低功耗应用的快速发展，功耗取代性能逐步成为芯片设计中最受关注的指标。其中，静态随机存储器(Static Random AccessMemory，SRAM)对芯片面积和功耗有着至关重要的影响。因此，降低SRAM功耗成为优化芯片整体功耗的关键所在。低电压技术通过降低电源电压能显著减小功耗，因此该技术被广泛应用于低功耗SRAM的设计领域。　　然而，工艺偏差恶化、晶体管失配加剧、漏电比例增大等问题在低电压区域不可避免，从而导致SRAM面临单元噪声容限下降、整体时序紊乱等严峻问题，使其不能稳定工作。因此，本论文详细分析了以上问题，并从单元和外围电路两方面逐一解决相应问题。　　在单元设计上，本论文面向3个考虑的方向，提出了4种新型低电压单元结构。(1)面向噪声容限提升方面，提出了Schmitt12T单元。该单元利用Schmitt Trigger结构的反馈机制有效强化噪声容限。同时，引入虚拟节点隔离读写操作，从而弥补Schmitt Trigger结构在读操作中易受干扰的缺点。(2)面向漏电优化方面，提出了2种单元结构。基于PMOS晶体管低漏电的特性，提出了PMOS8T单元。该单元不仅隔离了读写操作，提升了单元稳定性，而且有效缓解了读端口所带来的额外漏电，降低了静态功耗。此外，其预放的读机制为性能的优化提供了潜在空间。与此同时，提出了多阈值8T单元。该单元通过合理运用混合阈值晶体管，保证了单元低漏电和高读写噪声容限的特性。并且，通过改进虚地技术进一步优化了单元的漏电。(3)面向特定应用，提出了非预充的单元结构。该单元通过消除传统的预充机制，使SRAM以极低的功耗处理特定数据。并且，通过切断反馈环和引入辅助晶体管的方式，有效提升了单元的读写能力。　　在外围电路设计上，本论文提出和改进了以下5种技术。(1)提出了自适应工艺偏差的时序控制电路。由于在低电压区，时序控制电路偏差加剧，进而导致SRAM功能出错，因此本论文改进了传统复制列技术，提出了自适应电路来追踪正常列的时序信息，降低了控制信号的偏差。而且该电路在操作过程中开启相同数量的复制单元和正常单元，有效提高了控制信号与正常数据信号的时序匹配度，保证了SRAM的功能正确性。(2)在位线设计中，改进了位线分割技术，通过挂接合理数量的单元到局部位线上，从整体架构上缓解了漏电对读操作稳定性的影响。(3)提出了一种多模式的字线电路。该电路在不牺牲电路正常性能的前提下，能有效抑制字线漏电。而且，该电路在模式切换时具有较低的瞬态电流，不仅优化了电路功耗，还压制了瞬态电流对SRAM稳定性的影响。(4)面向时钟和电源的优化方面，提出了时钟分块技术和双电源技术。这两项技术同步优化了动态和静态功耗。(5)面对低电压下日益严重的写半选问题，提出了复位写位线为高电平的方法以消除该问题。　　最终，本论文将所提出的单元结构和外围电路技术进行结合，并且基于SMIC130nm和XMC55nm的工艺设计了五款低电压SRAM。基于SMIC工艺设计的三款SRAM已经完成测试:其中PMOS8T SRAM容量为6kb，最低工作电压为0.38V，该电压下SRAM工作频率为1MHz，动态电流为9.24uA，静态电流为3.06uA;多阈值8T SRAM容量为1kb，最低工作电压为0.32V，该电压下工作频率为300KHz，动态电流为3.68uA，静态电流为0.138uA;非预充SRAM容量为6kb，最低工作电压为0.42V，该电压下工作频率为10MHz，动态电流为18.6uA，静态电流为1uA。而基于55nm工艺的两款SRAM的后仿真显示，两者都能工作在0.3V电压下，其中2kb容量的SRAM在该电压下工作频率为125KHz，动态电流为0.2uA，静态电流为0.14uA;8kb的SRAM工作频率为67KHz，动态电流为0.294uA，静态电流为0.27uA。最终，将五款SRAM分别与常规8T SRAM和文献中其他同类型的低电压SRAM进行比较，结果表明本论文设计的SRAM在动态和静态功耗上都具有各自的优势，进而验证了所提出单元和外围低电压技术的有效性，为低电压SRAM的应用提供支持。