【摘 要】
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该文提出了一种基于FPGA的实时3DDCT串并行流水线结构的实现方案.整体结构利用了3DDCT的行列分离特性,运用三个DCT核、两个转置存储体的串行流水.DCT核的实现是利用DCT计算中
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该文提出了一种基于FPGA的实时3DDCT串并行流水线结构的实现方案.整体结构利用了3DDCT的行列分离特性,运用三个DCT核、两个转置存储体的串行流水.DCT核的实现是利用DCT计算中Cosine函数值的对称性,构造出4乘法器的并行一维DCT核,包括四个部分,即预处理、乘加、截位、控制单元.预处理单元是根据对称性,先对输入的8个像素值（或1D、2DDCT系数）进行奇行相减、偶行相加的操作;乘加部分采用4个硬件乘法器并行完成一个DCT系数的乘加操作;截位是在保证一定精度的情况下用最小的比特表示系数值.控制单元完成时序的同步.三维计算中所使用的两个转置存储体,其容量分别为8×8×10bit和8×8×8×10bit,前一个存储体执行第一维和第二维DCT之间的数据转置,后者是执行第二维和第三维DCT之间的数据转置,同时这两个转置体还完成了数据缓冲功能.
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