频率综合器是射频前端电路中的关键模块之一,其作用是为无线收发机提供精确、易于控制、高频谱纯度的本振信号。它的设计面临小面积、高性能、高集成度和低功耗的挑战。针对频率综合器,本论文主要完成了以下工作:采用了一套模块级锁相环系统的电压域verilogA/verilog模型。这种分析方式使得本文能分析和预测各个噪声源对锁相环系统的影响,有助于提高仿真速度和尽早深入的了解电路特性并在系统级加以优化,而且还方便在设计后期对各个模块进行单独的分析与仿真。基于TSMC 0.13μm CMOS工艺,为TD-LTE终端射频芯片设计了一款Σ-Δ分数型频率综合器。论文针对宽频带、低相位噪声、低杂散、快速锁定等技术难点,采用了创新性的解决方案。基于TSMC 0.13μm CMOS工艺,为TD-LTE终端射频芯片设计了一款采样保持结构Σ-Δ分数型频率综合器。并针对面积、集成度等难点采用了一些解决方案。