I/O带宽的需求驱动着传统的并行总线向高速串行总线的过渡。时钟数据恢复电路CDR(Clock Data Recovery)是实现高速串行传输技术的关键电路,它从串行数据中恢复出时钟信号并通过数据恢复消除数据在传输过程中引入的抖动,其性能决定了整个串行传输系统的性能。本文对过采样CDR的结构、CDR的抖动容忍特性、CDR中多相时钟产生器的抖动对性能的影响等进行了深入的研究。在理论分析的基础上,设计并实现了一款面向PCIExpress应用的数据速率为5Gbps的时钟数据恢复电路。本文的研究成果和创新之处主要包括:1.在0.13μm CMOS工艺下实现了一款数据速率为5Gbps的时钟数据恢复电路,Hspice仿真结果表明,该设计能够很好地满足PCI Express2.0协议对时钟数据恢复的要求。2.在0.13μm CMOS工艺下实现了一款30相500MHz的延迟锁定环DLL(Delay LockLoop),该DLL采用了动态相位插值方法降低了对工艺的要求,Hspice仿真结果表明其性能满足过采样CDR对多相时钟发生器的要求。3.针对系统对静态相位误差的要求,设计了一款新的鉴相器电路。该鉴相器既解决了电荷泵开启死区的问题又有理想线性鉴相器的特点,较好地解决了由于电荷泵电流失配带来的系统静态相位误差的问题。4.针对采样系统要求稳定的特点优化设计了压控延迟线和电荷泵,减小了DLL的抖动,改善了CDR的性能。