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集成电路产业是信息技术产业的核心,也是国家的战略性产业。随着半导体技术的发展,集成电路在性能提高的同时,所面临的可靠性问题也日趋严重。集成电路的特征尺寸不断下降,节点的关键电荷不断减少,软错误发生的概率急剧增加,可靠性问题面临严峻挑战。目前集成电路已经全面进入纳米时代,集成电路的软错误加固设计变得愈发重要。本文针对纳米工艺下数字集成电路的软错误问题,在研究现有加固锁存器设计的基础上,提出有效的加固锁存器设计方案,本文主要工作如下：本文分析了纳米工艺下集成电路面临的可靠性问题,指出了单粒子翻转所导致的软错误是威胁集成电路可靠运行的主要因素。阐述了集成电路中软错误的基本概念,重点分析了单粒子翻转的机制和瞬态故障的建模分析方法。总结了已有的单粒子翻转加固设计方法,并分析了具体加固锁存器的电路结构和工作原理。在分析已有的加固锁存器的基础上,本文针对已有加固锁存器开销过大和无法容忍单粒子多节点翻转的问题,提出了LCHL锁存器和STHTI锁存器设计。其中LCHL锁存器在输出级使用钟控CWSP单元,以屏蔽锁存器内部节点的瞬态故障；同时在输出节点所在的反馈环上使用CWSP单元,屏蔽输出节点上瞬态故障对电路的影响。LCHL锁存器实现了对单节点翻转的全加固设计,具有良好的加固性能。同时LCHL锁存器相比于已有的加固锁存器其开销大幅降低。HSPICE仿真结果表明,相比于FERST锁存器、SEUI锁存器、HLR锁存器、Iso-DICE锁存器,其面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%,PDP平均下降68.28%。详尽的PVT分析表明LCHL锁存器性能受PVT变化的影响很小,性能稳定。STHTI锁存器使用具有过滤功能的CWSP单元构成三模互锁结构,并在锁存器输出端使用CWSP单元实现对单粒子多节点翻转的容忍。HSPICE仿真结果表明,相比于TMR锁存器,该锁存器PDP下降了58.93%；相比于能够容忍单粒子多节点翻转的DNCS-SEU锁存器,该锁存器PDP下降41.56%。同时STHTI锁存器具有较低的工艺偏差敏感性和较好的抗噪声能力。本文所提出的LCHL锁存器和STHTI锁存器具有良好的单粒子翻转加固性能,同时引入的开销较低,对于缓解纳米工艺下集成电路软错误问题,提高集成电路的可靠性具有一定的价值。