过去的数十年中,集成电路发展迅速,无论是工艺制程还是系统架构都取得了突破性的成果。但是,技术的进步也加大了集成电路设计的难度,关键的时钟模块设计面临越来越大的挑战。首先,越来越高的系统性能需求导致更高的系统时钟频率,而更高的时钟频率将会带来更多的动态功耗。其次,工艺制程的发展让线宽更小,但也带来了更多的片上偏差影响,如果不能正确处理将导致时钟的性能受到极大的危害。最后,先进的半导体工艺制程可以容许更多的器件被集成,带来的影响则是时钟负载的加重,同时芯片面积的增大和器件的高集成度也会导致时钟的走线越来越长,时钟树更难以被很好的平衡。因此,时钟设计的稳定性对集成电路的稳定性及可靠性有很大的影响,如何对系统内部各模块中的时钟进行统一管理已成为亟待解决的重要问题。本文基于移动基带芯片中的ARC处理器控制子系统,依据应用平台的系统需求设计了专门的单元对时钟进行统一管理。该时钟管理单元的目标是向系统内其他模块分配高性能的时钟,并根据芯片的实际工作状态调整频率,从而降低芯片的动态功耗。首先,本文介绍了主流的时钟产生方式以及低功耗控制手段,并运用于基于ARC控制系统架构的时钟系统设计中。分析了时钟的产生以及一些主流时钟设计中的低功耗控制方法,包括时钟来源及两个时钟源间无毛刺切换技术,时钟门控技术以及分频电路的设计。其次,本文基于该系统架构对时钟管理的低功耗策略进行了研究,并进行了相应的逻辑设计。分析了各模块的时钟需求,明确各时钟之间的同异步关系。并插入多级时钟门控、锁相环自动控制电路、硬件自动化请求时钟源、无毛刺时钟切换、动态电压频率缩放(Dynamic Voltage and Frequency Scaling,DVFS)、空闲时自动降频的时钟产生手段及低功耗的时钟控制技术来设计时钟产生及分发单元。合理插入了可测试性设计(Design for Test,DFT)逻辑可以使时钟在测试时得到控制。最后,本文对该时钟产生及分发单元进行了验证。采用Spyglass工具来进行了跨时钟域的检查,DVE仿真工具验证了其功能的正确性,以及使用静态时序分析(Static Timing Analysis,STA)工具Prime Time验证了时钟树设计满足了预期的时序要求。经过项目的实践,本文提出的时钟设计方法可以方便项目很快确定系统时钟管理方案,并在时钟的产生、低功耗的时钟控制设计中取得了良好的效果。综上,本文对芯片设计中时钟产生及分发单元的设计具有一定的参考价值。