随着现代通讯系统、便携式消费电子和汽车电子等应用领域的不断发展,使系统级SOC芯片成为当前市场发展主流。研发高性能、低功耗、低成本的嵌入式模数转换器(ADC)成为当今模数转换器发展的一个重要方向。将模数转换器作为外设和其他模拟电路与DSP的内核集成在一个芯片上,这样就既可以节省封装及测试成本,同时也提升了系统的可靠性。本文在总结了嵌入式模数转换器的特殊要求后,完成了一个嵌入于DSP的10-bit、3.3V、2MS/s的逐次逼近型ADC的设计。在系统体构架方面,引入了大量的开关电路,控制比较器和数模转换器(DAC),使电路在工作和省电模式之间转换,从而减少了不必要的功率消耗。整体结构与传统的逐次逼近ADC相似,但各模块内部又具有独特特点。采样保持电路内置于DAC,节省了电路开销和芯片面积。采用高位电荷定标、低位电压定标的混合型DAC,减少了无源元件的使用,降低了匹配精度的要求,从而提高了数模转换的精度。为了保证数模转换的速度和线性度,本文运用两种逐次比较的思想实现设计:其一,比较器的一端是不变输入采样,而另一个输入端则是按比例缩放后的参考电压;其二,比较器的其中一个输入端是恒定不变的参考电压,另一端是输入采样与按比例缩放后参考电压叠加的结果。为了降低DAC的输出电压对比较器输入范围的要求,大胆地采用电容缓压技术,最终可实现参考电压达到电源电压。比较器高精度设计中引入了输出失调校正技术(OOS),并将失调校正相与采样相合并,降低时序设计的难度。利用Cadence软件对电路进行了设计,并使用Hspice、hsim和Matlab对电路进行了系统仿真和频谱分析,其结果表明:ADC模块的平均动态功耗为3.16mW,最高采样率为2MHZ,最大微分非线性和积分非线性满足预期的设计要求。此外,根据混合信号集成电路版图设计规则,完成了逐次逼近模数转换器电路的版图设计,版图面积为0.69mm×1.23mm。该芯片采用TSMC的0.18μm、1.8/3.3V、单层多晶、六层金属的CMOS工艺实现,测试结果基本满足预期设计要求。