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5G 移动通信的迅猛发展和数据流量的飞速攀升，必然要求未来的移动通信集成电路能够覆盖绝大部分 2/3/4/5G移动通信频段和相应的通信制式。而 CMOS工艺的不断进步和发展，也使得 CMOS 工艺成为多模多频全集成射频前端电路实现的优选工艺之一，因此，研究CMOS工艺下的频率综合器设计具有重要的现实意义。
本论文以当前5G移动通信的应用场景为背景，基于65nm LP CMOS工艺，研究并设计了能覆盖绝大部分2/3/4/5G移动通信sub-6GHz频段的多模多频的小数PLL频率综合器，并针对其中的关键电路模块提出了相应的技术改进方案。论文主要研究内容和创新点如下：
从PLL频率综合器的整体结构出发，阐释了锁相环频率综合器的基本原理。介绍了频率综合器设计的常见性能指标，并在频谱纯度指标中引入了相位噪声和杂散的定义。然后，基于连续时间线性化相位分析模型分析了 PLL 频率综合器各模块的噪声传输函数，接着分析了环路的稳定性和动态响应等特性。
为有效延长delta sigma调制器的输出周期长度并减小量化噪声功率谱密度，首先详细分析了调制器量化噪声对小数 PLL 频率综合器相位噪声的影响，然后基于确定性法（Deterministic method），提出了采用负反馈技术构成质数模数的单环负反馈 MASH DDSM结构，理论分析和FPGA验证均表明，该结构具有目前文献记载的最大的输出周期长度，可以有效减小调制器的量化噪声功率谱密度；接着基于扰动法（ Stochastic method），提出了采用外加扰动信号延长SP-MASH DDSM输出周期长度的方法，理论分析和FPGA验证均表明，该方法可以有效减小SP-MASH DDSM在半量化步长输入下的量化噪声功率谱密度。
为覆盖2/3/4/5G移动通信sub-6GHz的绝大部分频段并减小电路功耗，采用电流复用和电感切换技术，设计实现了一款6比特控制字的宽带VCO芯片，测试结果表明，该VCO输出频率可以连续地从3.991GHz调谐到9.713GHz，在整个频率调谐范围内的相位噪声为-93.09~-111.97dBc/Hz ， VCO 核心电路在 1.2V 电源电压下消耗电流为3.7~5.1mA，优值FOMT为-191~-197dBc/Hz。
为进一步减小delta sigma调制器量化噪声对小数频率综合器的相位噪声的影响，基于同步4分频相位切换技术设计了0.5步进的可编程分频器链路。后仿真表明，该分频器链路的工作频率范围为 5~12GHz，分频比覆盖范围为 60.5~252，1.2V 电源电压下的电流消耗为9.022~10.367mA（包含测试buffer功耗）。此外，针对宽带PLL频率综合器环路中的快速锁定问题和带宽偏移问题，分析并设计了采用频率比较法的自动频率校准电路以及采用可编程电荷泵动态调节电荷泵电流的环路带宽校准单元。理论分析和仿真验证表明，该自动频率校准电路和环路带宽校准单元的校准时间为13.02us。
最后，基于以上电路单元完成了整个多模多频小数频率综合器的版图设计工作并交付流片。整个芯片占用面积约为0.94mm×1.06mm（包含焊盘）。
本论文以当前5G移动通信的应用场景为背景，基于65nm LP CMOS工艺，研究并设计了能覆盖绝大部分2/3/4/5G移动通信sub-6GHz频段的多模多频的小数PLL频率综合器，并针对其中的关键电路模块提出了相应的技术改进方案。论文主要研究内容和创新点如下：
从PLL频率综合器的整体结构出发，阐释了锁相环频率综合器的基本原理。介绍了频率综合器设计的常见性能指标，并在频谱纯度指标中引入了相位噪声和杂散的定义。然后，基于连续时间线性化相位分析模型分析了 PLL 频率综合器各模块的噪声传输函数，接着分析了环路的稳定性和动态响应等特性。
为有效延长delta sigma调制器的输出周期长度并减小量化噪声功率谱密度，首先详细分析了调制器量化噪声对小数 PLL 频率综合器相位噪声的影响，然后基于确定性法（Deterministic method），提出了采用负反馈技术构成质数模数的单环负反馈 MASH DDSM结构，理论分析和FPGA验证均表明，该结构具有目前文献记载的最大的输出周期长度，可以有效减小调制器的量化噪声功率谱密度；接着基于扰动法（ Stochastic method），提出了采用外加扰动信号延长SP-MASH DDSM输出周期长度的方法，理论分析和FPGA验证均表明，该方法可以有效减小SP-MASH DDSM在半量化步长输入下的量化噪声功率谱密度。
为覆盖2/3/4/5G移动通信sub-6GHz的绝大部分频段并减小电路功耗，采用电流复用和电感切换技术，设计实现了一款6比特控制字的宽带VCO芯片，测试结果表明，该VCO输出频率可以连续地从3.991GHz调谐到9.713GHz，在整个频率调谐范围内的相位噪声为-93.09~-111.97dBc/Hz ， VCO 核心电路在 1.2V 电源电压下消耗电流为3.7~5.1mA，优值FOMT为-191~-197dBc/Hz。
为进一步减小delta sigma调制器量化噪声对小数频率综合器的相位噪声的影响，基于同步4分频相位切换技术设计了0.5步进的可编程分频器链路。后仿真表明，该分频器链路的工作频率范围为 5~12GHz，分频比覆盖范围为 60.5~252，1.2V 电源电压下的电流消耗为9.022~10.367mA（包含测试buffer功耗）。此外，针对宽带PLL频率综合器环路中的快速锁定问题和带宽偏移问题，分析并设计了采用频率比较法的自动频率校准电路以及采用可编程电荷泵动态调节电荷泵电流的环路带宽校准单元。理论分析和仿真验证表明，该自动频率校准电路和环路带宽校准单元的校准时间为13.02us。
最后，基于以上电路单元完成了整个多模多频小数频率综合器的版图设计工作并交付流片。整个芯片占用面积约为0.94mm×1.06mm（包含焊盘）。