随着5G移动通信系统技术的发展,高速、高精度的模数转换器的需求正在不断提升。传统的Pipelined ADC在速度和精度上有着很大的优势,但存在芯片面积大,功耗高的问题;SAR ADC虽然具备低功耗且芯片面积小的特点,但由于它本身的结构导致在速度和精度上受到限制。为了在速度、精度以及功耗三方面性能上有着良好的折衷,一种结合Pipelined ADC和SAR ADC优点的新型混合架构Pipelined-SAR ADC成为目前的研究热点。本论文基于TSMC 40 nm CMOS工艺,完成了一款采样速率为160 MS/s的12位Pipelined-SAR ADC。论文主要工作包括:1.完成系统方案设计。通过分析级数和子级精度对整体电路线性度和功耗的影响,确定了两级（6+7）SAR ADC的系统架构,其中第二级SAR ADC的最高位设为冗余位。通过MATLAB建模来验证其功能的正确性并讨论非理想误差对Pipelined-SAR ADC性能的影响。整体电路第一级采用基于Vcm-based的切换时序为后级提供稳定共模电压;第二级采用基于set and down的切换时序来减小开关能耗。2.完成电路的速度提升设计。为适用于高速Pipelined-SAR ADC,本论文提出一款高速高精度动态比较器,该动态比较器电路由基于正反馈的预放大级和快速锁存级构成。与传统动态比较器相比,该比较器有效缩短了传输延时。预放大级采用PMOS管作为输入管,减小对共模电压的依赖,锁存级采用NMOS作为输入管,有效提高比较器的工作速度。3.完成电路功耗的优化设计。针对残差放大器的设计,本论文提出一款改进型动态放大器,与传统的闭环放大器相比,该电路工作在开环的状态下,可以大幅度降低电路功耗的同时提高工作速度。该动态放大器可以有效解决开环放大器常见的增益不稳定问题,使得Pipelined-SAR ADC具备良好的动态性能。此外,利用级间增益缩减技术将残差放大器增益倍数减半可再次降低整体电路功耗,简化电路的设计。4.完成各关键模块及整体电路的设计。本论文同时完成自举开关电路、DAC电容阵列、SAR逻辑电路以及数字冗余矫正电路的设计。基于TSMC 40 nm COMS工艺,采用Cadence仿真环境完成了12位Pipelined-SAR ADC的电路搭建与版图设计。后仿真结果显示:在电源电压为1.2 V,采样速率为160 MS/s的条件下,输入频率为73.8672 MHz的正弦信号,整体电路有效位数为11.14位,SFDR为73.9 d B,SNDR为68.8 d B,ADC核心面积为0.029 mm~2,功耗为5.26 m W,满足设计要求。