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折叠插值ADC (Analog-to-Digital Converter,模数转换器)相比于全并行结构ADC在获得高速度的同时也减小了芯片的面积和功耗,在高速ADC中得到了广泛的应用。但现如今单片ADC很难达到很高采样速率的要求,因此时间交织结构ADC越来越多的被采用,然而各子ADC之间存在各种误差,会对ADC的性能造成很大影响,其中各通道间的采样时序误差是最关键也最难校准的一个环节,成为该领域研究的热点。本文对时间交织ADC通道间失配误差校准技术的研究现状做了详细的调研,针对8位,单通道采样频率500MHz的四通道折叠插值时间交织ADC,分析了各子通道间误差对ADC输出结果的影响,并通过理论分析以及行为级建模论证了设计采样时间失配误差校准电路的必要性,得出本文所述时间交织ADC各通道间的采样时序偏差应小于2.5ps。研究典型的采样时间失配误差校准技术,在此基础上确定了采用全差分模拟校准环路,将采样时序偏差转化为占空比信息进行校准的校准电路,包括整形电路、边沿检测电路、全差分连续时间积分器、跨导放大器等。其中边沿检测电路将采样时序偏差转化为占空比信息,且在电路中引入了手动调整模块,通过改变电路中流过的电流大小细微的调整检测到的占空比信息,能够进行后台调整;积分器电路中根据增益、摆幅等确定积分器中运放架构的选择和设计,积分器RC常数的确定等;跨导放大器中通过负反馈提高电路的线性度,得到了非常线性的跨导增益。最后对整个校准环路的校准效果进行了仿真验证。本文基于TSMC 0.18μmCMOS工艺,在2V电源电压下,利用Cadence Spectre软件对设计的校准电路进行仿真,仿真结果表明,对于1GHz的差分输入时钟信号,四通道采样时钟为其不同相位的二分频信号,当延迟其中一路100ps时,校准环路能自动将输出信号的采样时间间隔校准至500.308ps,当进一步改变手动控制字时,采样时间间隔被校准至499.992ps,满足了 8位四通道时间交织ADC对采样时序误差的要求。