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低密度奇偶校验码(Low Density Parity Check Code)作为前向纠错码中的一种,因为具有良好的纠错性能及译码复杂度相对较低的特点而得到了广泛的关注,目前已成为信道编码领域的一个研究热点。为了适应不同的信道传输环境,编码器需要能够根据接收端反馈的信息调整编码方案,从而提高通信系统的有效性及可靠性。本文主要以可配置LDPC码编码器的FPGA设计实现为研究对象,研究了二元LDPC码的构造方法,包括MacKay构造法,PEG构造法,PS构造法等,通过仿真确定了实际中所需的6种码长的校验矩阵的构造方法。研究了基于高斯消元法的编码、基于近似下三角的编码算法及准循环码的编码,分析了不同编码算法的复杂度及对应所需的存储空间。根据分析结果确定采用准循环码作为LDPC码的FPGA实现方案。针对准循环LDPC码,设计了码长为3920的串行准循环编码器及并行准循环编码器的基本结构。采用Verilog HDL语言编写了两种编码器的具体实现程序,根据ISE9.2i综合及ModelSim仿真的结果对比了两种编码器的FPGA资源占用及编码所需时钟情况,选用串行准循环编码器作为可配置LDPC码编码器的实现方案。设计并且实现了支持6种码长的LDPC码编码器。本文还设计了一种码长为90,码率2/3的八元LDPC码编码器,采用Verilog HDL语言编写了编码器的FPGA实现程序,并且采用ModelSim进行了时序仿真。本文采用Visual C++编写了可配置LDPC码编码器及八元LDPC码编码器的自动测试程序,通过计算机串口向FPGA开发板发送待编码序列,并且接收编码后的码字,对比软件编码结果及FPGA返回的编码结果。经过验证,编码器编码正确。最后利用Visual C++编写了测试系统软件,由软件产生信源并且模拟高斯白噪声信道,通过串口与编码器和译码器连接成测试系统。测试结果表明,本文所设计的LDPC码性能与理论值基本一致,编码器可正确编码。