定时数据发生器是数字测试领域内的重要的测试激励设备,能够输出的脉冲/数据信号具有可变数据率、脉冲幅度、脉冲宽度、触发方式、运行模式等功能可以用来测试被测系统,用户可以编辑任意形式的复杂脉冲序列。本文研究了无缝数据合成技术,实现了数据率范围为50kbps~3.35Gbps的序列数据合成,主序列存储深度最大512Mbits,长度为8000行,其中主序列最多包含50个子序列,每个子序列最多包含256行数据块。在数据块无条件跳转、事件跳转以及触发等待的功能模式下,数据合成模块可实现数据块无限重复输出,自定义输出次数等功能。本文在定时数据发生器功能指标的要求下,设计完成数字合成模块,实现了高数据率数据合成与输出功能。具体的工作内容包括:1)对整体系统设计进行需求分析,得到3.35Gbps数据合成总体设计方案,并对整体方案的难点进行分析。2)数字合成模块的时序和硬件电路设计:高速序列脉冲数据通信电路设计;采用SRAM+DDR3 SDRAM相结合的方式对不同类型的数据进行独立存储与读取;采用集成在FPGA内部的吉比特级高速串行收发器与兆比特级并串转换电路相结合的高速串行数据产生方式完成高速序列脉冲的产生;对于高速序列脉冲的合成采取用皮秒级分辨率延时步进和高速计数器来实现的大范围延时与高精度延时线高分辨率延时相结合的定时控制技术。3)数字合成模块关键性问题分析:图形数据由PCIe本地总线32bits位宽转换为DDR3数据总线512bits并对其分配写入地址的问题;利用异步FIFO将DDR3猝发式输出不均匀数据转换为均匀数据的问题;采用FIFO与OSERDES和高速串行收发器结合分频段将并行数据转换为串行数据流的并串转换问题;图形数据地址发生器实现包含子序列的主序列中数据块行在无条件跳转与事件跳转模式下行跳转问题;GTX高速串行收发器串行数据率动态切换控制时序问题等。4)数字合成模块测试、结果分析:对数字合成模块的各种输出信号与运行模式进行测试,对测试结果进行分析。本文经过设计与调试,完成了上述的工作内容,数字合成模块实现了运行在不同功能模式下的3.35Gbps序列脉冲信号的产生,完成了定时数据发生器数字合成模块相关的功能指标要求。