集成电路的飞速发展,导致了IC设计和制造要求的关键尺寸越来越小,从而在更小的单位面积内得到更多的芯片,从而降低成本,提高竞争力,同时还能提高芯片的性能和降低功耗,是半导体企业提高自身竞争力的主要途径之一。本文研究的是从110nm节点进行缩小到99nm节点的内存(DRAM)的刷新时间(t-Refresh time)的提高及其改善。论文主要通过以下几方面改进了存储器的刷新时间：1) Recess 1的深度增加500nm,增加寄生晶体管的channel length; 2) Collar OX的厚度增加10A,增加寄生晶体管的gate ox厚度；3)对DT电容部分的电介质层增加37A的氮化硅,增加电容的电介质层的介电常数,提高电容容量；4)改变CELL MOS部分的VA IMP条件,提高CELL VT来达到降低漏电流的目的；5)增加NODE SIN的厚度,阻止电容中存储电荷的泄露以及掺杂离子的扩散导致的PN结漏电流增；6)改善CELL MOS的源漏端的离子浓度梯度,增加新的CB3 IMP,减少Junction leakage;7)提高有源区的光刻工艺的光阻厚度,改善有源区边缘粗糙的情况,减少有源区到DT的漏电流。综合实验结果,已经能够顺利的通过一些结构及MOS管的电性能参数的调整,顺利的将99nm节点的新一代产品的刷新时间的提高。在以上工艺调整以前,99 nm工艺生产的DRAM出现了刷新时间(refresh time)不能满足客户要求的缺陷,产品的刷新时间只有70～80 ms。基于以上研究,99 nm的产品的刷新时间达到150 ms以上,够顺利的通过良率测试从而顺利进行量产。