作为嵌入式系统的核心，微处理器以其灵活，功能强大等优势，已广泛应用在信息技术的各个领域。无论是家电产品多媒体和数字信号处理领域，还是卫星发射导弹制导都离不开微处理器。其中RISC(精简指令集计算机)因为产生的机器码更有效、更密集，使得编码器很容易实现其密度接近于机器能力的代码，其性能价格比超过了传统的CISC，速度也比CISC快，且硬件结构功能分布清楚,工艺技术先进等优点，越来越受到人们的重视和使用。论文在对嵌入式微处理器通用结构研究的基础上，参考SPARCV8指令系统，实现了微处理器的基本结构。 　　本课题的内容是设计RISC处理器的整数单元(IU)。整数单元是微处理器的主要组成部分，其主要作用是执行所有的整数运算指令和控制指令。整数运算能力是CPU中重要的性能指标。整数单元的设计研究对高性能的处理器设计有着重要的意义。整数单元采用五级流水线结构设计。论文详细阐述了流水线设计过程，对流水线的结构冒险，控制冒险和数据冒险等问题进行分析，并提出了解决方法，同时对运算单元中超前进位加法器和32位乘法器的设计作了详尽的介绍。 　　在阐述设计的同时，还对可综合VerilogHDL代码的风格进行了探讨，并以设计中遇到的问题为例，提出了自己关于代码可综合性的一些看法和建议。 　　使用VerilogHDL语言对IU模块进行RTL描述，在完成对设计的功能仿真后，我们还使用“基于PCI总线的IP验证平台”对设计中的乘法器进行FPGA的硬件验证，验证结果表明我们所设计的模块功能和性能都符合我们初始的要求。 　　考虑到本设计是作为一个IP使用，所以不但进行了FPGA的综合，还基于台联电公司(UMC)的0.35umCMOS工艺库进行了ASIC的综合，并且使用Cadence公司的IC设计软件对设计进行了自动布局布线，最终得到GDSⅡ文件，完整地实现了一个IP的设计流程。