在深亚微米工艺的今天,专用集成电路(ASIC)的设计规模越来越大,电路的逻辑结构也越来越复杂,同时互连线的线宽越来越小,互连线也变得越来越长,越来越复杂。随着制造工艺的发展,虽然集成电路设计的布线层数不断增多,布线资源更加丰富,但是更复杂的电路设计和更高的性能要求使得走线的布线拥塞现象仍不能避免。布线拥塞问题通常简单的被归结为布线通道不足,传统的解决方法是在物理设计阶段增加芯片的面积或者缩减芯片的电源网络,这种简单的处理方法显然不能满足现代ASIC芯片设计对低成本,高稳定性的要求。　　 传统的ASIC设计流程中,设计前端的逻辑综合与后端的物理设计是完全分离的,前端的逻辑综合完全不考虑布线拥塞的问题。逻辑综合的结果没有对布线拥塞情况做任何的优化工作。这会造成物理设计阶段的巨大压力,而且很可能在物理设计阶段根本无法成功消除所有的布线拥塞。因为逻辑综合已经确定的电路拓扑结构在物理设计阶段是无法修改的,而电路拓扑结构对走线的分布情况有很大的影响。物理设计一旦不能成功解决布线拥塞,只能进入庞大的迭代过程,重新进行逻辑综合与布图规划,这是一个极其耗时的过程,并且这种方法无法保证迭代的收敛性。　　 本文在分析归纳USBKEY项目中布线拥塞成因的基础上,研究布线拥塞的解决方法。针对传统ASIC设计流程处理布线拥塞问题的不足,本文提出了一种改进的ASIC设计流程,使用Design Compiler-Topographical加IC Compiler的物理综合方法。将物理设计与逻辑综合相结合,在综合的层次上考虑布线拥塞问题。这种方法在物理设计阶段开始之前,就考虑电路的走线需求,使物理设计阶段出现布线拥塞的可能性降到最低。改进后的ASIC设计流程除去了传统ASIC设计流程中庞大而且无法保证收敛的迭代过程。物理综合结果能很好的体现互连线等物理指标的需求,为后续的物理设计阶段提供一个好的设计起点。　　 改进的ASIC设计流程在USBKEY项目中的应用实现,实验数据表明,采用改进后的ASIC设计流程,解决布线拥塞问题的效果显著,而且运行速度更快,更节约硬件资源。通过验证工具分析,本文的设计完全满足USBKEY项目的设计指标,达到芯片投片生产的要求。