随着现代集成电路技术的发展,锁相环已经成为集成电路设计中非常重要的一个部分,所以对锁相环的研究具有积极的现实意义。然而传统的锁相环大多是数模混合电路,在工艺上与系统芯片中的数字电路存在兼容问题。因此设计一款与数字电路兼容的全数字锁相环(ADPLL)很有价值。设计ADPLL可以采用数字电路设计的流程,即先编写硬件描述语言,接着进行逻辑综合,因而ADPLL具有很强的可移植性。本文在描述锁相环基本原理的基础上,对全数字锁相环中的优势进行了归纳总结,我们得知全数字锁相环的优点颇多,由于其具有的数字特性,ADPLL的捕获时间也很快,所以ADPLL非常值得我们去研究。根据对锁相环电路的分析,确定了锁相环的主要部件电路,给出了各个单元电路的设计,以及设定关键参数的程序,结合本设计的一些仿真波形详细描述了数字锁相环的工作过程。最后,对锁相环在FPGA上进行了电路性能上的测试,结果表明所设计的锁相环性能较好,符合我们预期的要求。此外,本文实现了对误差信号的检测,并且针对该电路的功能正确性、稳定性、跟踪特性和噪声特性作出了一些简要的分析。最后本文还专门介绍了全数字锁相环ADPLL应用于FSK译码器,并在PC机上进行一些模拟仿真验证其特性,并针对应用中的相关问题进行一些讨论和研究。