频率合成器被广泛地应用在各种通信系统中，以提供高频谱纯度、稳定、可编程的本振信号。作为频率合成器中最重要的模块之一，可编程分频器实现了频率合成器输出信号的可编程，它的工作速度决定了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。本文以高清晰电视(HDTV)中数字有线电视(DVB-c)通信标准为目标，系统地研究了其中的可编程分频器的设计与实现。 本文首先根据DVB-C标准分析了可编程分频器的主要性能指标，并根据系统特征选取了可编程分频器的基本结构。其次以时序分析为手段，在充分分析比较主要的两类双模预分频器结构，即基于4/5双模分频的预分频器和相位开关双模预分频器的优缺点的基础上，改进了基于4/5双模分频的16/17双模预分频器结构。此结构消除了该类结构17分频时的反馈延迟，提高了工作频率，并以此作为本文预分频器的逻辑结构。接着重点阐述了源耦合逻辑(SCL)单元的延迟模型和设计流程，通过延迟模型并结合工艺参数，实现了源耦合逻辑单元电路的设计。同时通过分频器的动态特性分析，找到了分频器低频输入产生毛刺的原因，并通过输入缓冲器的设计解决了该问题。然后对分频器相位噪声模型进行了回顾与研究，据此实现了大规模分频器相位噪声的评估，并通过PLL行为级建模评估了分频器相位噪声对PLL输出相位噪声的贡献。 基于Chartered 0.25<,μ>m 厚栅CMOS工艺完成了可编程分频器的设计、仿真与实现。测试结果表明，本文所设计的可编程分频器符合系统对输入频率与分频比的要求，所构成的PLL输出相位噪声低于—70dBc/Hz，满足系统相位噪声要求。