随着科技的发展,消费者对高速可靠无线传输的要求越来越高,尤其是对移动通信的要求。第三代合作伙伴计划(3rd Generation Partnership Project,3GPP)提出了长期演化(Long Term Evolution,LTE)标准,此标准已逐渐成为各大研究机构及工业界的研究热点。而Turbo码由于其接近香农极限的性能,被LTE用于前向纠错。然而LTE协议要求下行传输速率要超过100 Mbps。为了达到传输速率的要求,Turbo译码器需要使用并行译码,但这就增加了硬件设计的难度。另外并行译码还会提高译码器的误码率,尤其是短块的情况下。本文以并行Turbo译码器为研究对象,从算法和硬件结构两个层次对译码器进行优化。在算法层面,为了降低短块的误码率,本论文基于尽可能减少递归运算中待估计状态度量数量的准则对并行算法进行优化,通过优化并行译码时序来降低并行译码的误码率。在并行译码性能损失最严重的情况(块长为40),误码率性能在BER=10-5时提升了0.19 dB,且几乎不需要硬件增加额外开销。在硬件结构层面,论文设计并实现了支持LTE协议188种块长的8并行基4 Turbo译码器。针对交织器面积消耗大且灵活性低的问题,提出了一种低复杂度的2n输入可配置多级网络结构,能很方便地支持任意2i( 0 ?i?n)并行度。另外还提出了一种低复杂度的地址产生器结构来为网络提供控制信号和产生地址。该多级网络进一步可以级联一个特别设计的附加网络来扩展到任意交织器,从而支持多种标准。为了解决部分块长因为不能被16整除而无法使用基4递归的问题,本文还提出了一种双模加比选模块的结构,在只增加一个多路选择器延迟的情况下来同时实现对基2和基4递归的支持。最后为了解决此类块长存在的存储访问冲突问题,本论文还提出了一种可配置的数据存储机制。本设计采用SMIC 0.13um工艺综合,最高时钟频率可以达到300 MHz,吞吐率最高可以达到281.5Mbps,面积消耗为4.2mm2。相比于论文中列出的其他设计,本设计拥有最高的面积效率,并且在误码率性能方面也优于其他设计。