本论文的主要目的是设计用于将接收到的时间信息进行IRIG-B编码的电路，实现基于直接序列扩频通信原理以及相对相移键控调制的基带信号的数字信号处理。编码电路主要由时间接收单元、预处理单元和IRIG-B编码器构成。发送电路主要由基带处理单元和频带处理单元构成。用Verilog HDL语言完成整个电路所有模块的设计，然后连接所有电路模块，最后通过SignalTap II Logical Analysis tool进行功能仿真。所有工作在Altera公司的Cyclone Ⅲ E系列FPGA（现场可编程门阵列）芯片中实现。论文首先提出了一种适用于时间接收与发送的基于FPGA的IRIG-B码基带产生电路。然后讨论了整个电路中各模块的理论依据以及详细的实现方法。其中编码部分主要包括GPS接收模块、时间预处理模块、IRIG-B编码器，发送部分主要模块包括差分编码器、直接序列扩频模块和BPSK调制模块。最后编译工程,并将程序下载到DE0开发板(Altera公司的)上进行仿真验证，并给出了各部分的模块验证仿真结果。由仿真结果可知：电路工作结果准确，整体性能稳定，占用相对较少的资源，符合最初的设计要求。