在使用硬件描述语言设计数字电路的过程中,模拟是一个非常重要的环节。模拟可以实时反馈设计结果,使用户发现设计中存在的问题。但是随着集成电路设计规模和复杂度的不断增长,传统的串行模拟方法日益成为设计中的瓶颈。并行模拟由于在提高模拟速度方面具有巨大的潜力,得到了越来越多的关注。并行逻辑模拟是指基于并行离散事件的模拟模型,此模型通过分散模拟工作量到并行或分布式计算机的多个节点上并行执行以减少总的模拟时间。并行逻辑模拟主要针对电路如何进行有效划分,电路划分算法对并行模拟的效果和速度的直接影响等方面开展研究。在传统使用的静态划分算法无法使电路划分达到最优效果时,需要对静态划分算法进行改进并引入动态负载平衡技术,使其在模拟过程中可根据各个结点的状况进行划分和动态负载调整,使各节点的负载达到平衡,从而提高电路模拟性能和速度,并最终建立一个高效稳定可靠的适合于超大规模集成电路设计的并行逻辑模拟系统。本文采用并行和逻辑模拟技术,完成了以下工作:(1)提出了并行逻辑模拟的研究思路,通过分散模拟工作量到并行机的多个处理器或普通工作站网络,减少了模拟时间,并提出了前端编译模块设计思想和实现方法。(2)提出了一种新的相关性消息取消方法。该方法在对并行逻辑模拟中的乐观同步机制和实现方法研究的基础上,通过回退策略中的消息取消方法实现相关性消息取消。(3)提出了一种静态划分与分配相结合的并行逻辑模拟划分方法。该方法通过解决并行逻辑模拟中的负载平衡,节省了资源,提高了并行逻辑模拟性能。(4)提出了一种新的基于时间偏差协议的动态负载平衡算法和一种新的模拟中负载度量方法,并提出了改善迁移性能的几种策略。(5)设计并开发了针对硬件描述语言的并行逻辑模拟系统的可视化测试平台。该平台能够针对模拟环境进行参数设计,为使用者提供了方便的用户环境,使模拟过程易于操作。