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锁相环（Phase-Locked-Loop，PLL）作为高性能频率综合器的代表，在通信系统、高频数字系统等对频率纯度要求严苛的领域有着广泛的应用。对于模拟PLL而言，低噪声与宽带往往相辅相成；但对小数锁相环而言，传统ΣΔ调制器却制约着环路带宽的进一步扩展。本文即以此为出发点，探讨低噪声PLL的设计。 本文首先从低噪声PLL出发，基于TSMC65nm1p5m工艺，设计了一款应用于X波段卫星电视接收机的宽带低噪声的整数 PLL，以VCO的相位噪声为入手点对环路噪声进行了优化。该PLL使用25MHz参考频率，实现200KHz环路带宽，带来频偏1MHz处-110dBc/Hz和频偏10MHz处-132dBc/Hz的相位噪声性能，并实现了10μs左右的模拟环路锁定时间，同时将环路滤波器集成于同一块芯片中。 而为了解决宽带小数PLL与ΣΔ调制器的量化噪声之间的矛盾，本文提出了一种基于相位内插器的小数分频器，通过改变整数分频器的输入信号相位直接实现小数分频，从而避免使用ΣΔ调制器。以此为基础，同时为了充分开发先进工艺带来的好处，本文研究了一种基于bang-bang鉴相器（bang-bang phase detector，BBPD）的全数字小数PLL（bang-bang PLL，BBPLL），以其简单的设计方法与理想的噪声性能，可以作为模拟PLL一种很好的补充和替代。为此，本文使用SMIC40nm工艺对其进行功能性研究，搭建系统环路：使用两级环形振荡器作为DCO；为相位内插器提供四相位输入以完成全相位插入，辅助以Verilog语言编写相位控制器，实现小数分频器。该 BBPLL使用多输出BBPD，可以实现环路的快速锁定，仿真显示锁定时间低于2μs。该BBPD可以实现精确的小数分频，且环路电流消耗小于4mA。在优化设计的条件下，该PLL应能取得理想的相位噪声性能。