在高密度、高速度的下工作的SoC(System on Chip)测试中,串扰故障检测是必须考虑的问题之一。本文提出一种新的串扰故障检测模型,并且设计出基于 IEEE Std1500协议的SoC串扰故障测试矢量生成构架,实现高效省时的串扰故障检测。　　MT故障检测模型作为一种串扰故障激励检测模型,具有较好的故障覆盖率,但也存在含有大量矢量冗余的问题。本文建立在传统的MT(Multi-transition)串扰故障检测模型的基础上,在保证100％故障覆盖率的前提下,对MT模型存在的大量矢量冗余进行精简,提出了一种新的激励检测模型—改进型MT模型。该模型通过对种子的筛选及施加,测试矢量有规律跳变,产生了全部的测试矢量。通过软件仿真及数据比较,验证了改进型MT模型具有可行性及高效性。通过对基于IEEE Std1500标准的测试壳各部分及测试控制器各模块进行设计,特别是对测试壳的测试环单元进行设计,建立了SoC互连串扰故障测试矢量生成构架,实现了改进型MT模型故障检测。　　以自行设计的IP(Intellectual Property)核作为测试对象,对整体测试构架进行功能验证。本文使用硬件描述语言Verilog HDL对各个模块进行功能描述,在Quartus ii平台上实现仿真。通过对仿真波形的分析,表明 SoC互连串扰测试矢量生成构架达到了预期的设计要求,能够实现改进型MT模型的串扰故障检测。研究工作对于SoC的高速互连信号完整性问题的发展提供了一定的理论基础和技术支持。