H.264作为新一代视频编码标准,在视频编码效率和图像质量上有了很大的提高。该标准仅设定了码流的语法结构和解码器结构,且其针对于特定编码功能和应用的三个不同档次,使得H.264的编码器的设计实现灵活性极大。帧内预测技术是H.264和AVS视频编解码标准的重要部分之一,它利用已重建的相邻块像素预测当前块像素,达到了很高的压缩率。论文介绍了视频编解码标准及其原理,在分析H.264帧内预测算法的基础上,提出了帧内预测算法的高效率硬件实现方案。架构中主要由亮度帧内16×16,4×4和色度8×8预测模式的选择及相应模式下的变换、量化、反变换及反量化模块的搭建及具体实现而构成。本设计利用亮度帧内16×16预测模式与色度8×8预测模式在架构和算法上的共同点,采用模块复用的设计方法,大大减小了芯片面积;预测过程的并行流水线技术,整数变换过程采用的单时钟周期Wallace阵列结构,以及量化过程的拆分输入高低位方式,使得编码速度得到了极大地提高,并节约了硬件资源,降低了成本,提高了市场竞争力。设计采用自顶向下的设计方法,首先进行系统架构设计,建立算法C模型,然后用VerilogHDL语言实现该设计。本设计基于特许半导体0.13um工艺库,用Design Compiler工具综合,时钟频率可以达到102M,综合所得逻辑门数为386.46K。仿真和综合结果表明该设计满足H.264Baseline 1080P@30 fps高清编码器的应用要求。